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1. (WO2005122272) MIS FIELD-EFFECT TRANSISTOR HAVING STRAINED SILICON CHANNEL LAYER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/122272    International Application No.:    PCT/JP2005/010390
Publication Date: 22.12.2005 International Filing Date: 07.06.2005
IPC:
H01L 29/78 (2006.01), H01L 29/786 (2006.01), H01L 21/336 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
TATSUMI, Toru [JP/JP]; (JP) (For US Only)
Inventors: TATSUMI, Toru; (JP)
Agent: MIYAZAKI, Teruo; 8th Floor, 16th Kowa Bldg., 9-20, Akasaka 1-chome, Minato-ku, Tokyo 1070052 (JP)
Priority Data:
2004-170202 08.06.2004 JP
Title (EN) MIS FIELD-EFFECT TRANSISTOR HAVING STRAINED SILICON CHANNEL LAYER
(FR) TRANSISTOR A EFFET DE CHAMP 'MIS' AYANT UNE COUCHE DE CANAL DE SILICIUM SOUS CONTRAINTE
(JA) 歪みシリコンチャネル層を有するMIS型電界効果トランジスタ
Abstract: front page image
(EN)A silicon germanium layer (42) having a thickness smaller than the critical thickness is formed on a silicon substrate (41). When a silicon layer (45) is formed on the side surface, tensile strain in the vertical direction is introduced. A gate electrode (47) is formed over the silicon layer (45) with an insulating film (46) therebetween, thus fabricating a FIN MISFET. Even though the MISFET operates at high speed, the MISFET has extremely few threading dislocations, an improved parasitic capacitance, an improved self-heating effect, and favorable characteristics.
(FR)Il est prévu une couche de germanium de silicium (42) d'une épaisseur inférieure à celle de l'épaisseur critique formée sur un substrat de silicium (41). Si une couche de silicium (45) est formée sur la surface latérale, une contrainte de traction apparaît dans la direction verticale. Une électrode de grille (47) est formée sur la couche de silicium (45) avec un film isolant (46) entre celles-ci, fabriquant ainsi un MISFET FIN. Même si le MISFET fonctionne à grande vitesse, il présente un très petit nombre de dislocations traversantes, une capacitance parasite améliorée, un effet auto-chauffant amélioré et des caractéristiques favorables.
(JA) シリコン基板41に、臨界膜厚より薄い厚さにシリコン・ゲルマニウム層42を形成し、その側面にシリコン層45を形成すると垂直方向に引っ張り歪みが導入される。このシリコン層45にゲート絶縁膜46を介してゲート電極47を設けFIN型MISFETを構成することによって、高速動作が可能でありながら、貫通転位が極めて少なく、寄生容量、セルフヒーティング効果が改善された良好な特性のMISFETを提供する。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)