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1. (WO2005121984) SYSTEM AND METHOD FOR RUN-TIME RECONFIGURATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/121984    International Application No.:    PCT/EP2005/005483
Publication Date: 22.12.2005 International Filing Date: 20.05.2005
IPC:
G06F 15/00 (2006.01), H03H 17/06 (2006.01)
Applicants: MATSUSHITA ELECTRIC INDUSTRIAL CO. LTD. [JP/JP]; MATSUSHITA IP BUILDING, 19TH FLOOR, 1-3-7, Shiromi, Chuoh-ku, Osaka, 540-6319 (JP) (For All Designated States Except US).
AL ADNANI, Adnan [GB/GB]; (GB) (For US Only)
Inventors: AL ADNANI, Adnan; (GB)
Agent: GILL JENNINGS & EVERY LLP; Broadgate House, 7 Eldon Street, London EC2M 7LH (GB)
Priority Data:
04253467.7 10.06.2004 EP
Title (EN) SYSTEM AND METHOD FOR RUN-TIME RECONFIGURATION
(FR) SYSTEME ET METHODE POUR UNE RECONFIGURATION DE DUREE D'EXECUTION
Abstract: front page image
(EN)A reconfigurable digital signal processing system comprises a serial to parallel converter comprising at least one delay block and at least one decimation block arranged to convert, in use, a first serial signal with a first sampling rate to a multiplicity of parallel subband signals with a second sampling rate, wherein the second sampling rate is less than or equal to the first sampling rate. Processing blocks are arranged, in use, to process the subband signals to produce processed signals. A configuration controller is arranged to modify, in use, the decimation factor of each decimation block and to load, in use, a configuration into the memory of a processing block. A parallel to serial converter comprising at least one expansion block, the parallel to serial converter arranged to recover from the processed signals, in use, a second serial signal with a sampling rate substantially equal to the first sampling rate. In use, in normal run-time operation the decimation factor of each decimation block is equal to the number of subband signals and when, in use, run-time reconfiguration is required the configuration controller is arranged to decrease the decimation factor so that the second sampling rate increases; load the configuration into the memory of a processing block; and increase the decimation factor to again be equal to the number of subband signals.
(FR)L'invention concerne un système de traitement de signal numérique reconfigurable comprenant un convertisseur série vers parallèle comprenant au moins un bloc de retard et au moins un bloc de décimation, conçu pour convertir, lors de son utilisation, un premier signal en série, à l'aide d'une première vitesse d'échantillonnage, en une multiplicité de signaux de sous-bande parallèles, à l'aide d'une seconde vitesse d'échantillonnage, la seconde vitesse d'échantillonnage étant inférieure ou égale à la première vitesse d'échantillonnage. Des blocs de traitement sont agencés, lors de leur utilisation, pour traiter les signaux de sous-bande afin de produire des signaux traités. Un contrôleur de configuration est agencé pour modifier, lors de son utilisation, le facteur de décimation de chaque bloc de décimation, et pour charger, lors de son utilisation, une configuration dans la mémoire d'un bloc de traitement. L'invention concerne un convertisseur parallèle vers série comprenant au moins un bloc d'expansion, ce convertisseur parallèle vers série étant agencé pour extraire, à partir des signaux traités, lors de son utilisation, un second signal en série, à l'aide d'une vitesse d'échantillonnage sensiblement égale à la première vitesse d'échantillonnage. Lors de son utilisation, dans un fonctionnement de durée d'exécution normale, le facteur de décimation de chaque bloc de décimation est égal au nombre de signaux de sous-bande, et lorsque, lors de son utilisation, la reconfiguration de durée d'exécution est requise, le contrôleur de configuration est agencé pour réduire le facteur de décimation, de sorte que la seconde vitesse d'échantillonnage augmente; pour charger la configuration dans la mémoire d'un bloc de traitement; et pour augmenter le facteur de décimation pour qu'il soit de nouveau égal au nombre de signaux de sous-bande.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)