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1. (WO2005117263) HIGH SPEED CLOCK DISTRIBUTION TRANSMISSION LINE NETWORK
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/117263    International Application No.:    PCT/US2005/018176
Publication Date: 08.12.2005 International Filing Date: 23.05.2005
IPC:
H03K 19/096 (2006.01), G06F 1/06 (2006.01), G06F 1/04 (2006.01), H03B 5/02 (2006.01), H03B 27/00 (2006.01)
Applicants: THE REGENTS OF THE UNIVERSITY OF CALIFORNIA [US/US]; 1111 Franklin Street, Oakland, CA 94607-5200 (US) (For All Designated States Except US).
CHENG, Chung-Kuan [US/US]; (US) (For US Only).
CHEN, Hongyu [CN/US]; (US) (For US Only)
Inventors: CHENG, Chung-Kuan; (US).
CHEN, Hongyu; (US)
Agent: FALLON, Steven, P.; Greer, Burns & Crain, Ltd., 300 S. Wacker Drive - Suite 2500, Chicago, IL 60606 (US)
Priority Data:
60/573,922 24.05.2004 US
Title (EN) HIGH SPEED CLOCK DISTRIBUTION TRANSMISSION LINE NETWORK
(FR) RESEAU DE LIGNES DE TRANSMISSION DE DISTRIBUTION DE SYNCHRONISATION HAUTE VITESSE
Abstract: front page image
(EN)The invention is directed to a method for clock distribution and VLSI circuits include a clock distribution network. In a method of the invention, a transmission lines (18) are patterned as to connect a clock tree and a periodic waveform clock, preferably a sine waveform, is used to control clock skew, even at frequencies extending into the gigahertz range. In an exemplary embodiment of the invention, an overlay includes differential pairs of transmission lines that connect the drivers (20) of a clock distribution tree (16). In preferred embodiments of the invention, an H-tree clock distribution scheme (16) is overlaid with a spiral of transmission lines (18), each realized by a differential conductors and driven using a sinusoidal standing wave to distribute global clock signals into local regions of the chip. Each transmission line (18) connects drivers (20) in the H-tree (16) that are at the same level of the H-tree (16). In a VLSI chip according to an embodiment of the invention, the transmission line overlay delivers sinusoidal clock signals to local areas that are locally converted into digital clock signals. The invention thus presents a passive technique for clock distribution.
(FR)La présente invention concerne un procédé de distribution de synchronisation et des circuits VLSI qui comprennent un réseau de distribution de synchronisation. Dans un procédé de cette invention, des lignes de transmission sont mises en forme de façon à connecter une arborescence de synchronisation à forme d'onde périodique, de préférence une forme d'onde sinusoïdale, utilisée pour commander un écart angulaire de synchronisation, même à des fréquences s'étendant dans la gamme des gigahertz. Dans un mode de réalisation de l'invention, un recouvrement comprend des paires différentielles de lignes de transmission qui connectent les pilotes d'une arborescence de distribution de synchronisation. Dans des modes préférés de réalisation de l'invention, un schéma de distribution de synchronisation arborescent en H superposé avec une spirale de lignes de transmission, chacune étant réalisée par des conducteurs différentiels et attaquée au moyen d'une onde fixe sinusoïdale de façon à distribuer des signaux de synchronisation globaux dans des régions locales de la puce. Chaque ligne de transmission connecte des pilotes dans l'arborescence en H qui sont au même niveau que cette arborescence en H. Dans une puce VLSI d'un mode de réalisation de l'invention, le recouvrement de lignes de transmission fournit des signaux de synchronisation sinusoïdaux à des zones locales qui sont localement converties en signaux de synchronisation numérique. Cette invention présente ainsi une technique passive de distribution de synchronisation.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)