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1. (WO2005117112) LEAD FRAME FOR SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/117112    International Application No.:    PCT/JP2005/007762
Publication Date: 08.12.2005 International Filing Date: 19.04.2005
IPC:
H01L 23/50 (2006.01)
Applicants: SHINKO ELECTRIC INDUSTRIES CO., LTD. [JP/JP]; 80, Oshimadamachi, Nagano-shi, Nagano 3812287 (JP) (For All Designated States Except US).
SEKI, Kazumitsu [JP/JP]; (JP) (For US Only).
YOSHIE, Takashi [JP/JP]; (JP) (For US Only).
KADOSAKI, Koichi [JP/JP]; (JP) (For US Only)
Inventors: SEKI, Kazumitsu; (JP).
YOSHIE, Takashi; (JP).
KADOSAKI, Koichi; (JP)
Agent: AOKI, Atsushi; A. AOKI, ISHIDA & ASSOCIATES Toranomon 37 Mori Bldg. 5-1, Toranomon 3-chome Minato-ku, Tokyo 1058423 (JP)
Priority Data:
2004-157668 27.05.2004 JP
Title (EN) LEAD FRAME FOR SEMICONDUCTOR DEVICE
(FR) CHÂSSIS DE CONNEXION POUR DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置用リードフレーム
Abstract: front page image
(EN)A lead frame for semiconductor device is provided with an inner lead part and an outer lead part. A composite plating layer is provided on the entire plane of a base material constituting the lead frame or at least on the outer lead part. The composite plating layer includes a base layer composed of an Ni-based plating layer formed on the entire plane of the base material constituting the lead frame or at least on the outer lead part, a Pd or Pd alloy plating layer formed on an upper plane of the base layer with a thickness of 0.005-0.01μm, and an Au plating layer formed on an upper plane of the Pd or Pd alloy plating layer with a thickness of 0.02-0.1μm. The lead frame for semiconductor device has a Pd-PPF structure. In the case of mounting a semiconductor device on a board and the like with a lead-free Sn-Zn based solder or other lead-free solders by using the lead frame, wettability of the lead frame with the lead-free Sn-Zn based solder or other lead-free solders is improved and mountability of the semiconductor device can be improved.
(FR)Il est prévu un châssis de connexion pour dispositif semi-conducteur avec une partie connexion interne et une partie connexion externe. Une couche de placage composite est prévue sur le plan tout entier d’un matériau de base constituant le châssis de connexion ou au moins sur la partie connexion externe. La couche de placage composite comporte une couche de base composée d’une couche de placage à base de Ni formée sur le plan tout entier du matériau de base constituant le châssis de connexion ou au moins sur la partie connexion externe, une couche de placage en Pd ou alliage Pd formée sur un plan supérieur de la couche de base d’une épaisseur de 0,005-0,01µm, et une couche de placage en Au formée sur un plan supérieur de la couche de placage en Pd ou alliage Pd d’une épaisseur de 0,02-0,1µm. Le châssis de connexion pour dispositif semi-conducteur a une structure Pd-PPF. Dans le cas d’un montage d’un dispositif semi-conducteur sur une carte et autre avec un brasage à base de Sn-Zn sans plomb ou d’autres brasages sans plomb à l’aide du châssis de connexion, on améliore l’humectabilité du châssis de connexion avec le brasage à base de Sn-Zn sans plomb ou d’autres brasages sans plomb et l’on peut améliorer la facilité de montage du dispositif semi-conducteur.
(JA)インナーリード部及びアウターリード部を有する半導体装置用リードフレームであって、リードフレームを構成する基材の全面又は少なくとも前記アウターリード部に複合めっき層を有しており、該複合めっき層が、リードフレームを構成する基材の全面又は少なくとも前記アウターリード部に形成されたNi系めっき層からなる下地層と、該下地層の上面に厚さ0.005~0.01μmで形成されたPd又はPd合金めっき層と、更にそのPd又はPd合金めっき層の上面に厚さ0.02~0.1μmで形成されたAuめっき層とを含んでなることを特徴とする、Pd−PPF構造を有する半導体装置用リードフレーム。このリードフレームを使用して、無鉛のSn−Zn系はんだやその他の無鉛はんだを用いて半導体装置を基板等に実装する場合には、リードフレームと無鉛のSn−Zn系はんだやその他の無鉛はんだとの濡れ性を良好なものとして、半導体装置の実装性を改善することができる。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)