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1. (WO2005114503) METHOD AND APPARATUS FOR DESIGNING ELECTRONIC CIRCUITS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/114503    International Application No.:    PCT/US2005/016091
Publication Date: 01.12.2005 International Filing Date: 05.05.2005
IPC:
G06F 17/50 (2006.01)
Applicants: KIMOTION TECHNOLOGIES [BE/US]; Kapeldreff 60, B-3001, Leuven-Heverlee (BE) (For All Designated States Except US).
DAEMS, Walter, Pol, Marijke [BE/BE]; (BE) (For US Only).
DE SMEDT, Bart, Maria, Karel [BE/BE]; (BE) (For US Only).
LAUWERS, Erik, Yannis [BE/BE]; (BE) (For US Only).
VERHAEGEN, Wim [BE/BE]; (BE) (For US Only)
Inventors: DAEMS, Walter, Pol, Marijke; (BE).
DE SMEDT, Bart, Maria, Karel; (BE).
LAUWERS, Erik, Yannis; (BE).
VERHAEGEN, Wim; (BE)
Agent: GAZDZINSKI, Robert, F.; Gazdzinski & Associates, 11440 West Bernardo Court, Suite 375, San Diego, CA 92127 (US)
Priority Data:
10/846,727 14.05.2004 US
Title (EN) METHOD AND APPARATUS FOR DESIGNING ELECTRONIC CIRCUITS
(FR) MÉTHODE ET APPAREIL POUR CONCEVOIR DES CIRCUITS ÉLECTRONIQUES
Abstract: front page image
(EN)Methods and apparatus for designing electronic circuits, including analog and mixed signal circuits. In one exemplary embodiment, a hierarchical design and sizing flow is used, in conjunction with one or more evaluation models (e.g., performance and feasibility models), such that results generated at one level remain valid and pertinent other levels of the hierarchy. In another aspect, hierarchical sizing is performed taking into consideration yield of the design via, e.g., a post-processing step which evaluates performance based on one or more existing performance models associated with the various levels of the hierarchy. A computer program embodying these methods, and a computer system adapted to run this program, are also disclosed.
(FR)Méthodes et appareil pour concevoir des circuits électroniques, comprenant des circuits à signaux mixtes et analogiques. Dans un échantillon exemplaire, on utilise un flux de dimensionnement et de conception hiérarchique, en conjonction avec un ou plusieurs modèles d'évaluation (par ex. modèles de performances et de faisabilité), de sorte que les résultats générés à un niveau demeurent valides et pertinents à d'autres niveaux de la hiérarchie. D'autre part, le dimensionnement hiérarchique est réalisé en tenant compte de la production de la conception via, par exemple, une étape de post-traitement qui évalue les performances en fonction d'un ou de plusieurs modèles de performances associés aux divers niveaux de la hiérarchie. Un programme informatique incorporant ces méthodes et un système informatique adapté à l'exécution de ce programme sont également présentés.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)