WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |

Search International and National Patent Collections
World Intellectual Property Organization
Machine translation
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/114435    International Application No.:    PCT/CA2005/000758
Publication Date: 01.12.2005 International Filing Date: 19.05.2005
G06F 13/36 (2006.01), G06F 13/366 (2006.01), G06F 13/42 (2006.01)
Applicants: LIGHTHAUS LOGIC INC. [CA/CA]; Suite 3000 - Royal Center, 1055 West Georgia Street, Vancouver, British Columbia V6E 3R3 (CA) (For All Designated States Except US).
MCBAIN, Richard Austin [CA/CA]; (CA) (For US Only)
Inventors: MCBAIN, Richard Austin; (CA)
Agent: RATTRAY, Todd, A.; OYEN WIGGS GREEN & MUTALA, 480 The Station, 601 West Cordova Street, Vancouver, British Columbia V6B 1G1 (CA)
Priority Data:
10/849,869 21.05.2004 US
Abstract: front page image
(EN)Embodiments of this invention relate to implementing bussed transactions between component(s) connected to a system bus. A clock generator circuit generates an independent clock signal for each component connected to the system bus. The clock generator circuit may use system signals, sideband busses, component signals, controller signals, arbiter signals or other means to determine the target and/or initiator component(s) for a particular transaction. The individual clock signals may be gated or otherwise suppressed to selectively activate the components to participate in the transaction. If the components participating in a transaction are capable of operating at frequencies higher than the nominal system frequency, then the clock generator circuit may increase the frequency of the individual clock signals of the participating components during the course of the transaction. In particular embodiments, the system comprises one or more Cardbus or PCI slots for receiving Cardbus or PCI-compliant components.
(FR)La présente invention concerne des procédés pour mettre en oeuvre des transactions par bus entre un/des composant(s) connecté(s) à un système de bus. Un circuit générateur d'horloge génère un signal d'horloge indépendant pour chaque composant connecté au système de bus. Ce circuit générateur d'horloge peut utiliser des signaux système, des bus de bande latérale, des signaux de composant, des signaux de contrôleur, des signaux d'arbitre ou d'autres moyens pour déterminer le(s) composant(s) cible(s) et/ou initiateur(s) pour une transaction particulière. Les signaux d'horloge individuels peuvent être commandés par porte ou être supprimés afin d'activer de manière sélective les composants à participer à la transaction. Si les composants participant à une transaction sont capables de fonctionner à des fréquences supérieures à la fréquence nominale du système, alors le circuit générateur d'horloge peut augmenter la fréquence des signaux d'horloge individuels des composants participants au cours de la transaction. Dans des modes de réalisation particuliers, le système comprend une ou plusieurs cartes bus ou fentes PCI pour recevoir une carte bus ou des composants compatibles PCI.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NG, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)