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1. (WO2005114415) PARALLEL ARCHITECTURE FOR LOW POWER LINEAR FEEDBACK SHIFT REGISTERS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/114415    International Application No.:    PCT/US2005/011234
Publication Date: 01.12.2005 International Filing Date: 04.04.2005
IPC:
G06F 1/02 (2006.01)
Applicants: NORTH DAKOTA STATE UNIVERSITY [US/US]; Office of Technology Transfer, P.O. Box 5002, Fargo, ND 58105-5002 (US) (For All Designated States Except US).
KATTI, Rajendra [US/US]; (US) (For US Only).
MAMMUN, Abdullah [BD/US]; (US) (For US Only)
Inventors: KATTI, Rajendra; (US).
MAMMUN, Abdullah; (US)
Agent: O'BANION, John, P.; O'Banion & Ritchey LLP, Suite 1550, 400 Capitol Mall, Sacramento, CA 95814 (US)
Priority Data:
60/570,226 11.05.2004 US
Title (EN) PARALLEL ARCHITECTURE FOR LOW POWER LINEAR FEEDBACK SHIFT REGISTERS
(FR) ARCHITECTURE PARALLELE POUR REGISTRES A DECALAGE A RETROACTION LINEAIRE ET FAIBLE PUISSANCE
Abstract: front page image
(EN)The present invention provides an apparatus and method for implementing low-power linear feedback shift registers (LFSR) that efficiently produce single or multiple outputs. In one case of single output generation the gates are permanently connected to the respective flip-flops reducing the number of switches necessary. In the case of multiple outputs the outputs are generated several clock cycles at once, which enables the frequency of operation to be reduced by a factor equal to the number of outputs produced at a time. In either case grouping is utilized for reducing the number of gates necessary and the power dissipation. The invention is applicable to a wide range of applications, including but not limited to data compression, encryption, communication, error correction, built-in self-test, and so forth.
(FR)La présente invention porte sur un appareil et sur un procédé de mis en oeuvre de registres à décalage à rétroaction linéaire et faible puissance qui génèrent efficacement une ou plusieurs sorties. Dans le cas d'une génération de sortie unique, les grilles sont connectées en permanence aux bascules bistables respectives réduisant le nombre de commutateurs nécessaires. Dans le cas de plusieurs sorties, les sorties sont générées immédiatement sur plusieurs cycles d'horloge, ce qui permet de réduire la fréquence de fonctionnement par un facteur égal au nombre de sorties produites en même temps. Dans un cas ou dans l'autre, on utilise le groupage pour réduire le nombre de grilles nécessaires et la dissipation de puissance. L'invention peut être utilisée dans une large plage d'applications, y compris, mais pas exclusivement, dans la compression de données, le chiffrement, la communication, la correction d'erreur, l'auto-test intégré, etc.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)