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1. (WO2005109257) METHOD AND APPARATUS FOR DESIGNING INTEGRATED CIRCUIT LAYOUTS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/109257    International Application No.:    PCT/US2005/015024
Publication Date: 17.11.2005 International Filing Date: 29.04.2005
IPC:
G06F 17/50 (2006.01)
Applicants: CADENCE DESIGN SYSTEMS, INC. [US/US]; 2655 Seely Avenue, Building 5 MS 5B1, San Jose, CA 95134 (US) (For All Designated States Except US).
SCHEFFER, Louis, K. [US/US]; (US) (For US Only).
TEIG, Steven; (US) (For US Only)
Inventors: SCHEFFER, Louis, K.; (US).
TEIG, Steven; (US)
Agent: MANI, Adeli; Stattler Johansen & Adeli LLP, 1875 Century Park East, Suite 1050, Los Angeles, CA 90067 (US)
Priority Data:
10/836,581 01.05.2004 US
10/836,582 01.05.2004 US
Title (EN) METHOD AND APPARATUS FOR DESIGNING INTEGRATED CIRCUIT LAYOUTS
(FR) PROCEDE ET APPAREIL POUR LA CONCEPTION DE TOPOLOGIES DE CIRCUITS INTEGRES
Abstract: front page image
(EN)A method for modifying an upper layout for an upper layer of an IC using information of a lower layout for a lower layer of the IC, the method including (2205) receiving the upper layout containing features and modifications to features, (2215) producing a density map of the lower layout having geometry coverages of sub-regions of the lower layout, (2220) selecting a feature in the upper layout, (2225) retrieving, from the density map, the geometry coverage of a sub-region below the feature, (2230) determining a vertical deviation of the feature using the geometry coverage, (2235) determining an alteration to the modification using the vertical deviation, (2240) applying the alteration to the modification and (2245) repeating for all features.
(FR)L'invention concerne un procédé permettant de modifier une topologie supérieure pour une couche supérieure d'un CI au moyen d'informations d'une topologie inférieure pour une couche inférieure. Ce procédé consiste : 1) à recevoir la topologie supérieure contenant des détails et des modifications apportées aux détails ; 2) à produire une carte de densité de la topologie inférieure présentant des couvertures géométriques de sous-régions de la topologie inférieure ; 4) à sélectionner un détail dans la topologie supérieure ; 5) à extraire de la carte de densité la couverture géométrique d'une sous-région sous le détail ; 6) à déterminer une déviation verticale du détail au moyen de la couverture géométrique ; 7) à déterminer une altération sur la modification au moyen de la déviation verticale ; 8) à appliquer l'altération à la modification ; et 9) à répéter l'opération pour tous les détails. Dans certains modes de réalisation, la topologie supérieure est conçue au moyen d'une banque de modèles prétabulés, chaque modèle contenant une modification apportée à un détail calculée pour produire un détail satisfaisant sur une plaquette.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)