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1. (WO2005109256) METHOS AND APPARATUS FOR DESIGNING INTEGRATED CIRCUIT LAYOUTS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/109256    International Application No.:    PCT/US2005/014983
Publication Date: 17.11.2005 International Filing Date: 29.04.2005
IPC:
G06F 17/50 (2006.01)
Applicants: CADENCE DESIGN SYSTEMS, INC. [US/US]; 2655 Seely Avenue, Building 5 MS 5B1, San Jose, CA 95134 (US) (For All Designated States Except US).
SCHEFFER, Louis, K. [US/US]; (US) (For US Only).
TEIG, Steven; (US) (For US Only)
Inventors: SCHEFFER, Louis, K.; (US).
TEIG, Steven; (US)
Agent: MANI, Adeli; Stattler Johansen & Adeli LLP, 1875 Century Park East, Suite 105, Los Angeles, CA 90067 (US)
Priority Data:
10/836,581 01.05.2004 US
10/836,582 01.05.2004 US
Title (EN) METHOS AND APPARATUS FOR DESIGNING INTEGRATED CIRCUIT LAYOUTS
(FR) PROCEDES ET DISPOSITIF POUR LA CONCEPTION DE TOPOLOGIES DE CIRCUITS INTEGRES
Abstract: front page image
(EN)A method for modifying an IC layout using a library of pretabulated models, each model containing an environment with a feature, one or more geometries, and a modification to the feature that is calculated to produce a satisfactory feature on a wafer. The model may also contain a simulation of the environment reflecting no processing variations and/or a re-simulation of the environment reflecting one or more processing variations. The model may also contain data describing an electrical characteristic of the environment as a function of one or more process variations and/or data describing an adjustment equation that uses geometry coverage percentages of particular areas in the layout to determine an adjustment to the modification. In some embodiments, an upper layout for an upper of an IC are modified using information (such a density map) relating to a lower layout for a lower layer of the IC.
(FR)L'invention concerne un procédé destiné à modifier une topologie de circuit intégré au moyen d'une banque de modèles prétabulés, chaque modèle contenant un environnement possédant une caractéristique, une ou plusieurs géométries et une modification de cette caractéristique calculée en vue de la production d'une caractéristique satisfaisante sur une plaquette. Le modèle peut également contenir une simulation de l'environnement ne reflétant aucune variation de traitement et/ou une re-simulation de l'environnement reflétant une ou plusieurs variations de traitement. Le modèle peut en outre contenir des données décrivant une propriété électrique de l'environnement en fonction d'une ou plusieurs variations de traitement et/ou des données décrivant une équation d'ajustement faisant appel à des pourcentages de couverture géométrique de zones particulières dans la topologie pour déterminer un ajustement de la modification. Dans certains modes de réalisation, une topologie supérieure pour la partie supérieure d'un circuit intégré est modifiée au moyen d'informations (telles qu'une carte de densité) relatives à une topologie inférieure pour une couche inférieure du circuit intégré.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)