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1. (WO2005107075) ROUTING ARCHITECTURE WITH HIGH SPEED I/O BYPASS PATH
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/107075    International Application No.:    PCT/US2005/012722
Publication Date: 10.11.2005 International Filing Date: 14.04.2005
IPC:
H03K 19/177 (2006.01)
Applicants: ALTERA CORPORATION [US/US]; 101 Innovation Drive, San Jose, CA 95134 (US) (For All Designated States Except US)
Inventors: VEST, William Bradley; (US).
LEVENTIS, Paul; (CA)
Agent: JACKSON, Robert R.; FISH & NEAVE IP GROUP, ROPES & GRAY LLP, 1251 Avenue of the Americas, New York, NY 10020 (US)
Priority Data:
10/825,387 14.04.2004 US
Title (EN) ROUTING ARCHITECTURE WITH HIGH SPEED I/O BYPASS PATH
(FR) ARCHITECTURE D'ACHEMINEMENT A DEVIATION HAUTE VITESSE D'E/S
Abstract: front page image
(EN)Improved routing architectures including one or more high speed input/output (I/O) bypass paths are provided for use in, for example, programmable logic devices (PLDs) such as field programmable gate arrays (FPGAs). The output bypass paths add additional routing connections to the routing architecture, providing faster connections between the output of a logic element (LE) in the PLD and external circuitry. In one embodiment, an output bypass path is used for directly connecting the output of the LE to the input of an I/O multiplexer of an I/O block. In another embodiment, the output bypass path also bypasses the I/O multiplexer, providing a direct connection between the output of the LE and a bypass multiplexer of the I/O block. Also provided is an input bypass path which provides direct connections between an input buffer of the I/O block and an otherwise dangling conductor at the periphery of the PLD's routing architecture.
(FR)L'invention porte sur des architectures d'acheminement améliorées comportant une ou plusieurs déviations haute vitesse d'E/S utilisables par exemple dans des dispositifs à logique programmable (PLDs) ou dans des matrices prédiffusées programmables (FPGAs). Les déviations de sortie ajoutent de nouvelles connexions additionnelles à l'architecture d'acheminement et permettent des connexions plus rapides entre l'un des éléments logiques (LE) du PDL et un circuit extérieur. Dans une exécution, on utilise une déviation de sortie pour raccorder directement la sortie du LE à l'entrée d'un des multiplexeurs d'E/S d'un bloc d'E/S. Dans une autre exécution, la déviation de sortie contourne également le multiplexeur d'E/S et fournit une connexion directe entre la sortie du LE et l'un des multiplexeurs d'E/S du bloc d'E/S. L'invention porte également une dérivation d'entrée assurant des connexions directes entre un des tampons d'entrée du bloc des E/S et un autre conducteur pendant situé à la périphérie de l'architecture PDL d'acheminement.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)