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1. (WO2005104230) WIRING BOARD, SEMICONDUCTOR DEVICE AND WIRING BOARD MANUFACTURING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/104230    International Application No.:    PCT/JP2005/007325
Publication Date: 03.11.2005 International Filing Date: 15.04.2005
IPC:
H01L 23/14 (2006.01), H05K 1/03 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
KIUCHI, Yukihiro [JP/JP]; (JP) (For US Only).
ISHIBASHI, Masahiro [JP/JP]; (JP) (For US Only).
KYOGOKU, Yoshitaka [JP/JP]; (JP) (For US Only)
Inventors: KIUCHI, Yukihiro; (JP).
ISHIBASHI, Masahiro; (JP).
KYOGOKU, Yoshitaka; (JP)
Agent: FUJIMAKI, Masanori; 5th Floor, Fukoku Seimei Building 2-2, Uchisaiwaicho 2-chome, Chiyoda-ku, Tokyo 1000011 (JP)
Priority Data:
2004-128948 23.04.2004 JP
Title (EN) WIRING BOARD, SEMICONDUCTOR DEVICE AND WIRING BOARD MANUFACTURING METHOD
(FR) CARTE DE CABLAGE, DISPOSITIF A SEMICONDUCTEUR ET PROCEDE DE FABRICATION DE CARTE DE CABLAGE
(JA) 配線基板及び半導体装置並びに配線基板の製造方法
Abstract: front page image
(EN)A semiconductor device (1) is provided with a package board (2) wherein a plurality of wiring layers are stacked. On a wiring layer, which is an uppermost layer of the package board (2), a plurality of mounting pads (5) are provided in matrix, and solder bumps (7) are connected with the mounting pads (5). A semiconductor chip (9) is mounted on the package board (2) through solder bumps (7). Then, a wiring layer, which is an uppermost layer of the package board (2), is formed of a resin material having a Young’s modulus of 1GPa or below at a temperature of 10-30°C, and an elongation quantity of 50% or more at break.
(FR)Un dispositif à semiconducteur (1) est pourvu d’une carte module (2) dans laquelle une pluralité de couches de câblage sont empilées. Sur une couche de câblage, constituant la couche supérieure de la carte module (2), une pluralité de plots de montage (5) sont prévus sous forme de matrice, et des bosses de soudure (7) sont connectées aux plots de montage (5). Une puce de semiconducteur (9) est montée sur la carte module (2) par l’intermédiaire des bosses de soudure (7). Une couche de câblage, constituant une couche supérieure de la carte module (2), est formée d’un matériau résine dont le module de Young est inférieur ou égal à 1GPa à une température comprise entre 10 et 30°C et présentant une quantité d’allongement supérieure ou égale à 50% à la rupture.
(JA) 半導体装置(1)において、複数の配線層が積層されたパッケージ基板(2)を設け、このパッケージ基板(2)の最上層の配線層にマトリクス状に複数の搭載パッド(5)を設け、この搭載パッド(5)にハンダバンプ(7)を接続する。また、ハンダバンプ(7)を介して、パッケージ基板(2)上に半導体チップ(9)を搭載する。そして、パッケージ基板(2)の最上層の配線層を、温度が10乃至30°Cであるときのヤング率が1GPa以下であり、破断伸び量が50%以上である樹脂材料により形成する。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)