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1. (WO2005104212) WIRING STRUCTURE FOR INTEGRATED CIRCUIT WITH REDUCED INTRALEVEL CAPACITANCE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/104212    International Application No.:    PCT/US2005/013601
Publication Date: 03.11.2005 International Filing Date: 21.04.2005
IPC:
H01L 21/4763 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NY 10504 (US) (For All Designated States Except US).
WISE, Richard, S. [US/US]; (US) (For US Only).
CHEN, Bomy, A. [--/US]; (US) (For US Only).
HAKEY, Mark, C. [US/US]; (US) (For US Only).
YAN, Hongwen [US/US]; (US) (For US Only)
Inventors: WISE, Richard, S.; (US).
CHEN, Bomy, A.; (US).
HAKEY, Mark, C.; (US).
YAN, Hongwen; (US)
Agent: ANDERSON, Jay, H.; IBM Corporation, Dept. 18G, Building.321/482, 2070 Route 52, Hopewell Junction, NY 12533 (US)
Priority Data:
10/709,204 21.04.2004 US
Title (EN) WIRING STRUCTURE FOR INTEGRATED CIRCUIT WITH REDUCED INTRALEVEL CAPACITANCE
(FR) STRUCTURE DE CABLAGE POUR CIRCUIT INTEGRE A CAPACITE INTERCOUCHE REDUITE
Abstract: front page image
(EN)A method of forming a wiring structure for an integrated circuit includes the steps of forming a plurality of features (16) in a layer of dielectric material (13), and forming spacers (20) on sidewalls (16s) of the features. Conductors (25) are then formed in the features, being separated from the sidewalls by the spacers. The spacers are then removed, forming air gaps (40) at the sidewalls so that the conductors are separated from the sidewalls by the air gaps. Dielectric layers (42, 12) above and below the conductors may be low-k dielectrics having a dielectric constant less than that of the dielectric between the conductors. A cross-section of each of the conductors (25) has a bottom in contact with a low-k dielectric layer (12), a top in contact with another low-k dielectric (42), and sides in contact only with the air gaps (40). The air gaps serve to reduce the intralevel capacitance.
(FR)L'invention concerne un procédé de formation d'une structure de câblage pour circuit intégré qui consiste à: former une pluralité de caractéristiques (16) dans une couche de matériau diélectrique (13), former des espaceurs (20) sur les parois latérales (16s) des caractéristiques, et former des conducteurs (25) sur les caractéristiques (16), ces conducteurs étant séparés des parois latérales par les espaceurs. Les espaceurs sont ensuite enlevés, laissant place à des entrefers (40) sur les parois latérales. Ces entrefers séparent les conducteurs des parois latérales. Les couches diélectriques (42, 12) situées au-dessus et en-dessous des conducteurs peuvent être des diélectriques à valeur K faible dont la constante diélectrique est inférieure à celle de la diélectrique entre les conducteurs. Une coupe transversale de chacun des conducteurs (25) présente une partie inférieure en contact avec une couche diélectrique à valeur K faible (12), une partie supérieure en contact avec un autre diélectrique à valeur K faible (42), et des parties latérales en contact avec les entrefers (40). Les entrefers permettent de réduire la capacité intercouche.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)