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1. (WO2005069489) PLL CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2005/069489 International Application No.: PCT/IB2004/052931
Publication Date: 28.07.2005 International Filing Date: 29.12.2004
IPC:
H03L 7/089 (2006.01) ,H03L 7/107 (2006.01)
Applicants: VAN LAMMEREN, Johannes, P., M.[NL/NL]; NL (UsOnly)
VERLINDEN, Jozef, J., A., M.[NL/NL]; NL (UsOnly)
SCHAPENDONK, Edwin, J.[NL/NL]; NL (UsOnly)
KONINKLIJKE PHILIPS ELECTRONICS N.V.[NL/NL]; Groenewoudseweg 1 NL-5621 BA Eindhoven, NL (AllExceptUS)
Inventors: VAN LAMMEREN, Johannes, P., M.; NL
VERLINDEN, Jozef, J., A., M.; NL
SCHAPENDONK, Edwin, J.; NL
Agent: ELEVELD, Koop, J.; Prof. Holstlaan 6 NL-5656 AA Eindhoven, NL
Priority Data:
04100072.012.01.2004EP
Title (EN) PLL CIRCUIT
(FR) CIRCUIT A BOUCLE D'ASSERVISSEMENT EN PHASE
Abstract: front page image
(EN) The present invention relates to a phase locked loop arrangement having an oscillator circuit (240) controlled in response to an output signal of a phase or frequency detection circuit (210), wherein change control means (130) are provided for generating a blocking signal in response to the outputs of a first timer means (110) to which a predetermined threshold frequency is supplied and a second timer means (112) to which an output frequency of the oscillator circuit (240) is supplied. Based on the blocking signal, blocking means (260) suppress supply of the output signal to said oscillator circuit (240). Thereby, the output frequency of the PLL arrangement can be prevented from changing beyond the frequency threshold, while only one PLL circuit is required.
(FR) L'invention concerne un ensemble à boucle d'asservissement en phase présentant un circuit oscillateur (240) commandé en réponse à un signal de sortie d'une phase ou d'un circuit de détection de fréquence (210). Des moyens de commande (130) de modification sont destinés à produire un signal de verrouillage en réponse aux sorties de premiers moyens de temporisation (110), auxquels une fréquence seuil prédéterminée est appliquée et des seconds moyens de temporisation (112), auxquels une fréquence de sortie du circuit oscillateur (240) est appliquée. Sur la base du signal de blocage, des moyens de blocage (260) suppriment l'alimentation du signal de sortie vers le circuit oscillateur (240). La fréquence de sortie de l'ensemble à boucle d'asservissement en phase (PLL) peut être maintenue sans modification en dessous du seuil de fréquence, lorsque seul le circuit PLL est utilisé.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)