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1. (WO2005067014) STRAINED TRANSISTOR INTEGRATION FOR CMOS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/067014    International Application No.:    PCT/US2004/041917
Publication Date: 21.07.2005 International Filing Date: 13.12.2004
IPC:
H01L 21/20 (2006.01), H01L 21/205 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard, Santa Clara, CA 95052 (US) (For All Designated States Except US).
BOYANOV, Boyan [BG/US]; (US) (For US Only).
MURTHY, Anand [IN/US]; (US) (For US Only).
DOYLE, Brian [IE/US]; (US) (For US Only).
CHAU, Robert [US/US]; (US) (For US Only)
Inventors: BOYANOV, Boyan; (US).
MURTHY, Anand; (US).
DOYLE, Brian; (US).
CHAU, Robert; (US)
Agent: VINCENT, Lester, J.; Blakely Sokoloff Taylor & Zafman, 12400 Wilshire Blvd., 7th Floor, Los Angeles, CA 90025 (US)
Priority Data:
10/747,321 23.12.2003 US
Title (EN) STRAINED TRANSISTOR INTEGRATION FOR CMOS
(FR) INTEGRATION DE TRANSISTOR CONTRAINT POUR CMOS
Abstract: front page image
(EN)Various embodiments of the invention relate to a CMOS device having (1) an NMOS channel of silicon material selectively deposited on a first area of a graded silicon germanium substrate such that the selectively deposited silicon material experiences a tensile strain caused by the lattice spacing of the silicon material being smaller than the lattice spacing of the graded silicon germanium substrate material at the first area, and (2) a PMOS channel of silicon germanium material selectively deposited on a second area of the substrate such that the selectively deposited silicon germanium material experiences a compressive strain caused by the lattice spacing of the selectively deposited silicon germanium material being larger than the lattice spacing of the graded silicon germanium substrate material at the second area.
(FR)Divers modes de réalisation de cette invention concernent un dispositif CMOS possédant (1) un canal NMOS de matériau de silicium déposé de façon sélective sur une première zone d'un substrat de germanium de silicium classé de façon que le matériau de silicium déposé de façon sélective subisse une déformation due à la traction provoquée par le fait que l'espacement de réseau du matériau de silicium est plus petit que l'espacement de réseau du matériau de substrat de germanium de silicium classé au niveau de la première zone, et (2) un canal PMOS de matériau de germanium de silicium déposé de façon sélective sur une seconde zone du substrat de façon que le matériau de germanium de silicium déposé de façon sélective subisse une déformation due à la compression provoquée par le fait que l'espacement de réseau du matériau de germanium de silicium déposé de façon sélective est plus grand que l'espacement de réseau du matériau de substrat de germanium de silicium classé au niveau de la seconde zone.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)