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1. (WO2005066971) NON-VOLATILE LATCH WITH MAGNETIC JUNCTIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/066971    International Application No.:    PCT/US2004/042559
Publication Date: 21.07.2005 International Filing Date: 17.12.2004
IPC:
G11C 14/00 (2006.01)
Applicants: SILICON MAGNETIC SYSTEMS [US/US]; 3901 N. First Street, San Jose, CA 95134 (US) (For All Designated States Except US).
JENNE, Fredrick, B. [US/US]; (US) (For US Only).
GIBBS, Gary, A. [US/US]; (US) (For US Only)
Inventors: JENNE, Fredrick, B.; (US).
GIBBS, Gary, A.; (US)
Agent: LETTANG, Mollie, E.; Daffer McDaniel, LLP, P.O. Box 684908, Austin, TX 78768-4908 (US)
Priority Data:
10/745,725 24.12.2003 US
Title (EN) NON-VOLATILE LATCH WITH MAGNETIC JUNCTIONS
(FR) VERROU NON VOLATIL A JONCTIONS MAGNETIQUES
Abstract: front page image
(EN)A memory storage circuit is provided which includes a plurality of magnetic elements each configured to store bits in a first or a second logic state. The storage circuit may further include a plurality of transistors coupled to at least two of the magnetic elements. Such a plurality of transistors may be collectively configured to store bits in the first and second logic states as well. The memory storage circuit may include circuitry configured to load bits from a set of the magnetic elements into the plurality of transistors. Another circuit is provided which includes a magnetic element interposed between a bit line and an electrode. The circuit may further include a first set of circuitry configured to induce current flow through the magnetic element in a direction from the electrode to the bit line. A method for operating a memory storage circuit with the aforementioned configurations is also provided.
(FR)Cette invention concerne un circuit de stockage d'une mémoire comprenant une pluralité d'éléments magnétiques qui sont chacun configurés pour stocker des bits dans un premier ou un second état logique. Le circuit de stockage peut également comprendre une pluralité de transistors couplés à au moins deux des éléments magnétiques. Cette pluralité de transistors peut être collectivement configurée pour stocker également des bits dans les premier et second états logiques. Le circuit de stockage de la mémoire peut comprendre des circuits conçus pour charger des bits à partir d'un ensemble des éléments magnétiques dans la pluralité de transistors. Un autre circuit est utilisé, lequel comprend un élément magnétique intercalé entre une ligne de bits et une électrode. Le circuit peut également comprendre un premier ensemble de circuits conçus pour induire un flux de courant dans l'élément magnétique dans une direction allant de l'électrode vers la ligne de bits. Cette invention concerne également un procédé permettant de faire fonctionner le circuit de stockage d'une mémoire avec les configurations susmentionnées.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)