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1. (WO2005066792) NON-VOLATILE MEMORY AND METHOD WITH MEMORY PLANES ALIGNMENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/066792    International Application No.:    PCT/US2004/043377
Publication Date: 21.07.2005 International Filing Date: 21.12.2004
IPC:
G06F 12/02 (2006.01)
Applicants: SANDISK CORPORATION [US/US]; 140 Caspian Court, Sunnyvale, California 94089 (US) (For All Designated States Except US).
GOROBETS, Sergey Anatolievich [RU/GB]; (GB) (For US Only).
SMITH, Peter John [GB/GB]; (GB) (For US Only).
BENNETT, Alan David [GB/GB]; (GB) (For US Only)
Inventors: GOROBETS, Sergey Anatolievich; (GB).
SMITH, Peter John; (GB).
BENNETT, Alan David; (GB)
Agent: PARSONS, Gerald, P.; Parsons, Hsue & de Runtz LLP, 595 Market Street, Suite 1900, San Francisco, CA 94105 (US)
Priority Data:
10/750,155 30.12.2003 US
10/917,888 13.08.2004 US
Title (EN) NON-VOLATILE MEMORY AND METHOD WITH MEMORY PLANES ALIGNMENT
(FR) MEMOIRE NON VOLATILE ET PROCEDE AVEC ALIGNEMENT DE PLANS DE MEMOIRE
Abstract: front page image
(EN)A non-volatile memory is constituted from a set of memory planes, each having its own set of read/write circuits so that the memory planes can operate in parallel. The memory is further organized into erasable blocks, each for storing a logical group of logical units of data. In updating a logical unit, all versions of a logical unit are maintained in the same plane as the original. Preferably, all versions of a logical unit are aligned within a plane so that they are all serviced by the same set of sensing circuits. In a subsequent garbage collection operation, the latest version of the logical unit need not be retrieved from a different plane or a different set of sensing circuits, otherwise resulting in reduced performance. In one embodiment, any gaps left after alignment are padded by copying latest versions of logical units in sequential order thereto.
(FR)L'invention concerne une mémoire non volatile constituée d'un ensemble de plans de mémoire, chaque plan comprenant son propre ensemble de circuits de lecture/écriture de sorte que les plans de mémoire puissent fonctionner en parallèle. Par ailleurs, cette mémoire est organisée en blocs effaçables, chaque bloc permettant de stocker un groupe logique d'unités logiques de données. Dans la mise à jour d'une unité logique, toutes les versions d'une unité logique sont maintenues dans le même plan que l'original. De préférence, toutes les versions d'une unité logique sont alignées dans un plan de sorte qu'elles soient toutes desservies par le même ensemble de circuits de détection. Dans une opération de collecte d'informations parasites subséquente, la dernière version de l'unité logique ne doit pas être nécessairement récupérée à partir d'un plan différent ou d'un ensemble différent de circuits de détection, ce qui permet d'éviter une réduction de performance. Dans un mode de réalisation, tous les espaces subsistant après l'alignement sont remplis par copie des dernières versions d'unités logiques en ordre séquentiel.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)