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1. (WO2005064685) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/064685    International Application No.:    PCT/JP2004/019740
Publication Date: 14.07.2005 International Filing Date: 24.12.2004
IPC:
H01L 21/265 (2006.01), H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Applicants: ROHM CO., LTD. [JP/JP]; 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585 (JP) (For All Designated States Except US).
TAKAISHI, Masaru [JP/JP]; (JP) (For US Only)
Inventors: TAKAISHI, Masaru; (JP)
Agent: INAOKA, Kosaku; c/o AI ASSOCIATION OF PATENT AND TRADEMARK ATTORNEYS, Sun Mullion NBF Tower, 21st Floor, 6-12, Minamihommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410054 (JP)
Priority Data:
2003-435265 26.12.2003 JP
Title (EN) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)A semiconductor device (1, 31) includes a semiconductor substrate (2) of a first conductivity type and on the substrate a semiconductor layer (13) of a super-junction structure in which a drift layer (3) of the first conductivity type and a RESURF layer (9) of a second conductivity type different from the first conductivity type are disposed alternately and parallel to a lateral direction of the semiconductor substrate. The RESURF layer is formed along the inner wall of a trench (4) penetrating the semiconductor layer. The drift layer has an isolation region (3v) between the RESURF layer and the semiconductor substrate, thereby avoiding that the RESURF layer has a contact portion with the substrate.
(FR)Cette invention se rapporte à un dispositif à semi-conducteur (1, 31), qui comprend un substrat semi-conducteur (2) d'un premier type de conductibilité et, sur ce substrat, une couche de semi-conducteur (13) avec structure de super-jonction. Dans ce dispositif, une couche de dérive (3) du premier type de conductivité et une couche RESURF (9) d'un second type de conductivité différent du premier sont disposées en alternance et parallèlement à la direction latérale du substrat semi-conducteur. La couche RESURF est formée le long de la paroi interne d'une tranchée (4) pénétrant dans la couche de semi-conducteur. La couche de dérive présente une zone isolante (3v) entre la couche RESURF et le substrat semi-conducteur, évitant ainsi que la couche RESURF possède une partie de contact avec le substrat.
(JA)第1導電型の半導体基板(2)と、この半導体基板上に設けられ、上記第1導電型のドリフト層(3)、および上記第1導電型とは異なる第2導電型のリサーフ層(9)を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層(13)とを含み、上記リサーフ層は、上記半導体層を貫通するトレンチ(4)の内側壁に沿って形成されており、上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域(3v)を有する、半導体装置(1,31)。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)