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1. (WO2005064672) INTEGRATED CIRCUIT MEMORY CELLS AND METHODS OF FORMING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/064672    International Application No.:    PCT/US2004/042245
Publication Date: 14.07.2005 International Filing Date: 15.12.2004
Chapter 2 Demand Filed:    19.07.2005    
IPC:
H01L 21/8242 (2006.01), H01L 27/12 (2006.01)
Applicants: MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way, Boise, ID 83716 (US) (For All Designated States Except US).
PATERSON, Alexander [US/US]; (US) (For US Only)
Inventors: PATERSON, Alexander; (US)
Agent: DAVID, Latwesen, G.; Wells St. John P.S., 601 W. 1st Ave., Suite 1300, Spokane, WA 99201 (US)
Priority Data:
10/741,621 19.12.2003 US
Title (EN) INTEGRATED CIRCUIT MEMORY CELLS AND METHODS OF FORMING
(FR) CELLULES DE MEMOIRE A CIRCUIT INTEGRE ET LEURS PROCEDES DE FORMATION
Abstract: front page image
(EN)An integrated circuit memory cell includes a combined first capacitor electrode and first transistor source/drain (28), a second capacitor electrode (20), a capacitor dielectric (24) between the first and second electrodes, and a vertical transistor (30) above and including the first source/drain. The second source/drain may be included in a digit line inner conductor (40) connecting a digit line (38)to a transistor channel of the vertical transistor. The channel may include a semiconductive upward extension of the combined first electrode and first source/drain. The memory cell may be included in an array of a plurality of such memory cells wherein the second electrode is a common electrode among the plurality. The memory cell may provide a straight-line conductive path between the first electrode and a digit line, the path extending through the vertical transistor.
(FR)La présente invention a trait à une cellule de mémoire à circuit intégré comportant en combinaison une première électrode de condensateur et un première région de source/drain de transistor, une deuxième électrode de condensateur, un diélectrique de condensateur entre les première et deuxième électrodes, et un transistor vertical au-dessus et incluant la première région de source/drain. La deuxième région de source/drain peut être incluse dans un conducteur interne de canal bit reliant un canal bit à un canal de transistor du transistor vertical. Le canal peut comporter un prolongement semi-conducteur vers le haut des première électrode et première région de source/drain combinées. La cellule de mémoire peut être incluse dans un réseau d'une pluralité de telles cellules de mémoire dans lequel la deuxième électrode est une électrode commune parmi la pluralité. La cellule de mémoire peut assurer un trajet conducteur en ligne droite entre la première électrode et le canal bit, le trajet s'étendant à travers le transistor vertical.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SM, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IS, IT, LT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)