WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2005062387) FORMATION OF ABRUPT JUNCTIONS IN DEVICES BY USING SILICIDE GROWTH DOPANT SNOWPLOW EFFECT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/062387    International Application No.:    PCT/US2004/035408
Publication Date: 07.07.2005 International Filing Date: 26.10.2004
Chapter 2 Demand Filed:    30.09.2005    
IPC:
H01L 21/285 (2006.01), H01L 21/336 (2006.01), H01L 29/417 (2006.01), H01L 29/78 (2006.01)
Applicants: ADVANCED MICRO DEVICES, INC. [US/US]; One AMD Place, Mail Stop 68, P.O. Box 3453, Sunnyvale, CA 94088-3453 (US) (For All Designated States Except US).
MASZARA, Witold, P. [US/US]; (US) (For US Only)
Inventors: MASZARA, Witold, P.; (US)
Agent: DRAKE, Paul, S.; One AMD Place, Mail Stop 68, P.O. Box 3453, Sunnyvale, CA 94088-3453 (US).
WRIGHT, Hugh, R.; Brookes Batchellor LLP, 102-108 Clerkenwell Road, London, EC1M 5SA (GB)
Priority Data:
10/727,999 03.12.2003 US
Title (EN) FORMATION OF ABRUPT JUNCTIONS IN DEVICES BY USING SILICIDE GROWTH DOPANT SNOWPLOW EFFECT
(FR) FORMATION DE JONCTIONS ABRUPTES DANS DES DISPOSITIFS PAR L'EFFET CHASSE-NEIGE D'UN DOPANT DE CROISSANCE DE SILICIURE
Abstract: front page image
(EN)A method (1100) of forming an abrupt junction device (100) with a semiconductor substrate (102) is provided. A gate dielectric (104) is formed (1104) on a semiconductor substrate (102), and a gate (106) is formed (1106) on the gate dielectric (104). A sidewall spacer (200) is formed (1108) on the semiconductor substrate (102) adjacent the gate (106) and the gate dielectric (104). A thickening layer (300) is formed (1110) by selective epitaxial growth on the semiconductor substrate (102) adjacent the sidewall spacer (200). Raised source/drain dopant implanted regions (402, 404) are formed (1112) in at least a portion of the thickening layer (300). Silicide layers (602, 604) are formed (1114) in at least a portion of the raised source/drain dopant implanted regions (402, 404) to form source/drain regions (606, 608), beneath the silicide layers (602, 604), that are enriched with dopant from the silicide layers (602, 604). A dielectric layer (900) is deposited over the silicide layers (602, 604), and contacts (1002, 1004) are then formed in the dielectric layer (900) to the silicide layers (602, 604).
(FR)L'invention concerne un procédé (1100) de formation d'un dispositif (100) de jonction abrupte avec un substrat semi-conducteur (102). Une couche diélectrique (104) de grille est formée (1104) sur un substrat semi-conducteur (102), et une grille (106) est formée (1106) sur la couche diélectrique (104) de grille. Un élément (200) de séparation à parois latérales est formé (1108) sur le substrat semi-conducteur (102) adjacent à la grille (106) et à la couche diélectrique (104) de grille. Une couche (300) d'épaississement est formée (110) par croissance épitaxiale sélective sur le substrat semi-conducteur (102) adjacent à l'élément (200) de séparation à parois latérales. Des zones source/drain implantées dopées (402, 404) élevées sont formées (1112) dans au moins une partie de la couche (300) d'épaississement. Des couches (602, 604) de siliciure sont formées (1114) dans au moins une partie des zones source/drain implantées dopées (402, 404) élevées pour former des zones source/drain (606, 608), en-dessous des couches (602, 604) de siliciure, enrichies à l'aide d'un dopant des couches (602, 604) de siliciure. Une couche diélectrique (900) est déposée sur les couches (602, 604) de siliciure, et des contacts (1002, 1004) sont alors formés dans la couche diélectrique (900) avec les couches (602, 604) de siliciure.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)