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1. (WO2005062367) I/O SITES FOR PROBE TEST AND WIRE BOND
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/062367    International Application No.:    PCT/US2003/037162
Publication Date: 07.07.2005 International Filing Date: 18.11.2003
Chapter 2 Demand Filed:    17.06.2005    
IPC:
H01L 21/302 (2006.01), H01L 21/44 (2006.01), H01L 21/461 (2006.01), H01L 21/48 (2006.01), H01L 21/50 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armon, NY 10504 (US) (For All Designated States Except US).
PETRARCA, Kevin, S. [US/US]; (US) (For US Only).
CHENG, Tien-Jen [US/US]; (US) (For US Only).
KNICKERBOCKER, Sarah, H. [US/US]; (US) (For US Only).
VOLANT, Richard, P. [US/US]; (US) (For US Only).
WALKER, George, F. [US/US]; (US) (For US Only)
Inventors: PETRARCA, Kevin, S.; (US).
CHENG, Tien-Jen; (US).
KNICKERBOCKER, Sarah, H.; (US).
VOLANT, Richard, P.; (US).
WALKER, George, F.; (US)
Agent: LI, Todd, M., C.; International Business Machines Corporation, 2070 Route 52, Hopewell Junction, NY 12533 (US)
Priority Data:
Title (EN) I/O SITES FOR PROBE TEST AND WIRE BOND
(FR) SITES E/S DESTINES AU TEST DE SONDES ET AUX SOUDAGE DE FILS
Abstract: front page image
(EN)A method of forming an input-output (I/0) structure is described, wherein a substrate having copper conductive feature (20) exposed at the bottom of a recess (25) in a first dielectric layer (10) is covered by a first conductive barrier (102) that is selectively formed in the recess (25). A second dielectric (105), preferably an organic polymer such as polyimide, is formed over the substrate surface and a second recess (27) is formed in the second dielectric (105) so that at least a portion of the first conductive barrier (102) is exposed. A second conductive barrier (107) is conformally deposited, followed by conformal deposition of a seed layer (109), where both are deposited under a vacuum to ensure adhesion of the seed layer (109) to the second conductive barrier (107). The seed layer (107) is selectively removed external to the recess (27), followed by plating of a nickel-containing metal (113) and then a noble metal (115), which will plate on the remaining portion of the seed layer (107) in the recess (27), but not on the second barrier layer (107). The second barrier layer (107) is removed from the exposed field areas by a low bias power RIE. The invention provides a low-cost method of forming an I/0 structure for both probe test and wire bond without damage to underlying devices and reduced chip real estate.
(FR)L'invention concerne un procédé destiné à former une structure d'entrée / sortie (E/S), selon lequel un substrat possédant un élément conducteur en cuivre (20) exposé au fond d'un creux (25) dans une première couche diélectrique (10) est recouvert par une première barrière conductrice (102) qui est formée sélectivement dans le creux (25). Un deuxième diélectrique (105), de préférence un polymère organique tel qu'un polyimide, est formé par-dessus la surface du substrat, et un deuxième creux (27) est formé dans le deuxième diélectrique (105) de manière à ce qu'au moins une partie de la première barrière conductrice (102) soit exposée. Une deuxième barrière conductrice (107) est déposée de manière à épouser la forme de la surface, puis une couche de germe (109) est déposée de manière à épouser la forme de la surface, les deux étant déposées sous vide afin d'assurer le collage de la couche de germe (109) à la deuxième barrière conductrice (107). La couche de germe (107) est sélectivement enlevée à l'extérieur du creux (27), et on effectue ensuite le plaquage d'un métal contenant du nickel (113) et un métal noble (115), ce qui permet d'effectuer le plaquage sur la partie restante de la couche de germe (107) dans le creux (27) mais non pas sur la deuxième couche barrière (107). La deuxième couche barrière (107) est enlevée des zones de champ exposées par gravure ionique réactive à faible puissance de polarisation. L'invention permet de mettre en oeuvre un procédé simple de formation d'une structure d'entrée / sortie pour le test de sondes et pour le soudage de fils sans endommager les dispositifs sous-jacents et réduire la surface occupée par la puce.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)