WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2005039050) MASTER LATCH CIRCUIT WITH SIGNAL LEVEL DISPLACEMENT FOR A DYNAMIC FLIP-FLOP
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/039050    International Application No.:    PCT/EP2004/009853
Publication Date: 28.04.2005 International Filing Date: 03.09.2004
IPC:
H03K 3/037 (2006.01), H03K 3/356 (2006.01)
Applicants: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Strasse 53, 81669 München (DE) (For All Designated States Except US).
BERTHOLD, Jörg [DE/DE]; (DE) (For US Only).
GEORGAKOS, Georg [DE/DE]; (DE) (For US Only).
HENZLER, Stephan [DE/DE]; (DE) (For US Only).
SCHMITT-LANDSIEDEL, Doris [DE/DE]; (DE) (For US Only)
Inventors: BERTHOLD, Jörg; (DE).
GEORGAKOS, Georg; (DE).
HENZLER, Stephan; (DE).
SCHMITT-LANDSIEDEL, Doris; (DE)
Agent: CHARLES, Glyndwr; Patentanwälte Reinhard, Skuhra, Weise & Partner GbR, Friedrichstrasse 31, 80801 München (DE)
Priority Data:
103 43 565.4 19.09.2003 DE
Title (DE) MASTER-LATCHSCHALTUNG MIT SIGNALPEGELVERSCHIEBUNG FÜR EIN DYNAMISCHES FLIP-FLOP
(EN) MASTER LATCH CIRCUIT WITH SIGNAL LEVEL DISPLACEMENT FOR A DYNAMIC FLIP-FLOP
(FR) CIRCUIT DE VERROUILLAGE MAITRE A DECALAGE DE NIVEAU DE SIGNAL POUR UNE BASCULE DYNAMIQUE
Abstract: front page image
(DE)Master-Latchschaltung (10) mit Signalpegelverschiebung für ein Flip-Flop (1), das durch ein Taktsignal (Clk) getaktet wird, wobei die Master­Latchschaltung (10) aufweist: eine Signalverzögerungsschaltung (13), die das anliegende Taktsignal (Clk) mit einer bestimmten Zeitverzögerung (AT) verzögert und invertiert; und einen Schaltungsknoten (14), der in einer Aufladephase, in der das anliegende Taktsignal (Clk) logisch niedrig ist, auf eine Betriebsspannung (VB) aufgeladen wird, und der in einer Auswertephase, wenn das anliegende Taktsignal (Clk) und das verzögerte invertierte Taktsignal (ClkDELAY) logisch hoch sind, abhängig von einem anliegenden Datensignal (D) entladbar ist wobei das Datensignal nur Transistoren eines einzigen Typs (entweder nur N- oder nur P-Kanal) ansteuert. Die Master-Latchschaltung (10) weist nur eine einzige Versorgungsspannung auf.
(EN)A master latch circuit (10) with signal level displacement for a flip-flop (1) clocked by a clock pulse signal (Clk), wherein the master latch circuit (10) comprises a signal delay circuit (13) which delays and inverts the clock pulse signal (ClK), resulting in a specific time delay (AT), and a circuit node (14) which, in a charging phase wherein the clock pulse signal (Clk) is logically low, is charged to an operational voltage (VB) and which, in an evaluation phase when the clock pulse signal (Clk) and delayed, inverted clock pulse signal (ClkDELAY) are logically high, is discharged according to a specific data signal (D), wherein the data signal controls only transistors of a single type (either only N-channel or only P-channel). The master latch circuit (10) has only one supply voltage .
(FR)La présente invention concerne un circuit de verrouillage maître (10) à décalage de niveau de signal pour une bascule dynamique (1) qui est cadencée par un signal d'horloge (Clk). Ce circuit de verrouillage maître (10) présente un circuit de temporisation du signal (13), qui retarde le signal d'horloge (Clk) d'un retard de temps défini $g(D)(t) et l'inverse, ainsi qu'un noeud de circuit (14), qui, dans une phase de charge dans laquelle le signal d'horloge (Clk) est logiquement faible, est chargé à une tension de fonctionnement (Vb) et qui, dans une phase d'analyse dans laquelle le signal d'horloge (Clk) et le signal d'horloge inversé et retardé (ClkDELAY) sont logiquement élevés, peut être déchargé en fonction d'un signal de données (D) qui ne commande que des transistors d'un seul type (soit à canal N, soit à canal P). Le circuit de verrouillage maître (10) selon cette invention ne présente qu'une seule tension d'alimentation.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: German (DE)
Filing Language: German (DE)