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1. (WO2005031842) METHOD OF MANUFACTURING A MULTILAYER SEMICONDUCTOR STRUCTURE WITH REDUCED OHMIC LOSSES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2005/031842    International Application No.:    PCT/BE2004/000137
Publication Date: 07.04.2005 International Filing Date: 27.09.2004
IPC:
H01L 21/762 (2006.01)
Applicants: UNIVERSITE CATHOLIQUE DE LOUVAIN [BE/BE]; Place de l'Université 1, B-1348 Louvain-La-Neuve (BE) (For All Designated States Except US).
LEDERER, Dimitri [BE/BE]; (BE) (For US Only).
RASKIN, Jean-Pierre [BE/BE]; (BE) (For US Only)
Inventors: LEDERER, Dimitri; (BE).
RASKIN, Jean-Pierre; (BE)
Agent: BIRD, William, E.; Bird Goën & Co., Klein Dalenstraat 42, B-3020 Winksele (BE)
Priority Data:
0311347 26.09.2003 FR
Title (EN) METHOD OF MANUFACTURING A MULTILAYER SEMICONDUCTOR STRUCTURE WITH REDUCED OHMIC LOSSES
(FR) PROCEDE DE FABRICATION D'UNE STRUCTURE SEMICONDUCTRICE MULTICOUCHE A PERTES OHMIQUES REDUITES
Abstract: front page image
(EN)The present invention provides a method of manufacturing a multilayer semiconductor structure featuring reduced ohmic losses with respect to standard multilayer semiconductor structures. The semiconductor structure comprises a high resistivity silicon substrate with resistivity higher than 3 KΩ.cm, an active semiconductor layer and an insulating layer in between the silicon substrate and the active semiconductor layer. The method comprises suppressing ohmic losses inside the high resistivity silicon substrate by increasing, with regard to prior art devices, charge trap density between the insulating layer and the silicon substrate. In particular this may be obtained by applying an intermediate layer in between the silicon substrate and the insulating layer, the intermediate layer comprising grains having a size, wherein the mean size of the grains of the intermediate layer is smaller than 150 nm, preferably smaller than 50 nm.
(FR)L'invention concerne un procédé de fabrication d'une structure semiconductrice multicouche présentant des pertes ohmiques réduites par rapport aux structures semiconductrices multicouches classiques. Cette structure comprend : un substrat silicium présentant une résistivité élevée, supérieure à 3 k$g(V) cm ; une couche semiconductrice active ; et une couche isolante disposée entre le substrat silicium et la couche semiconductrice active. Le procédé selon l'invention consiste à éliminer les pertes ohmiques à l'intérieur du substrat silicium haute résistivité, par l'augmentation de la densité de piégeage de charge entre la couche isolante et le substrat silicium par rapport aux antériorités. On peut également obtenir ce résultat par l'application d'une couche intermédiaire entre le substrat silicium et la couche isolante, ladite couche intermédiaire contenant des grains dont la taille moyenne est inférieure à 150 nm, de préférence inférieure à 50 nm.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)