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1. (WO2004102667) INTEGRATED CIRCUIT ARRANGEMENT COMPRISING ISOLATING TRENCHES AND A FIELD EFFECT TRANSISTOR, AND ASSOCIATED PRODUCTION METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/102667    International Application No.:    PCT/EP2004/050718
Publication Date: 25.11.2004 International Filing Date: 05.05.2004
Chapter 2 Demand Filed:    24.02.2005    
IPC:
H01L 21/336 (2006.01), H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Applicants: INFINEON TECHNOLOGIES AG [DE/DE]; St.-Martin-Str. 53, 81669 München (DE) (For All Designated States Except US).
KAKOSCHKE, Ronald [DE/DE]; (DE) (For US Only).
SCHULER, Franz [DE/DE]; (DE) (For US Only)
Inventors: KAKOSCHKE, Ronald; (DE).
SCHULER, Franz; (DE)
Agent: KARL, Frank; Patentanwälte Kindermann, P.O. Box 100234, 85593 Baldham (DE)
Priority Data:
103 21 742.8 14.05.2003 DE
Title (DE) INTEGRIERTE SCHALTUNGSANORDNUNG SOWIE HERSTELLUNGSVERFAHREN
(EN) INTEGRATED CIRCUIT ARRANGEMENT COMPRISING ISOLATING TRENCHES AND A FIELD EFFECT TRANSISTOR, AND ASSOCIATED PRODUCTION METHOD
(FR) CIRCUIT INTEGRE COMPRENANT UNE TRANCHEE D'ISOLATION ET UN TRANSISTOR A EFFET DE CHAMP ET PROCEDE DE PRODUCTION DE CE CIRCUIT
Abstract: front page image
(DE)Erläutert wird unter anderem eine Speicher-Schaltungsanordnung mit einem Speicherzellenbereich (12). Der Speicherzellenbereich (12) enthält eine Vielzahl von Speicherzellentransistoren (TOO bis T21). Speicherzellentransistoren (T00, T01) einer Spalte werden mit Hilfe eines Auswahltransistors (TD0) ausgewählt. Der Auswahltransistor (TD0) ist ein Dreifach-Steuerbereich-Transistor, dessen Steuerbereich sich bis in Isoliergräben (G0, G1) erstreckt. Die Isoliergräben (G0, G1) dienen auch zum Isolieren der Speicherzellentransistoren (T00, T10) verschiedener Spalten des Speicherzellenfeldes (12). Durch diese Anordnung lässt sich der Integrationsgrad weiter erhöhen.
(EN)The invention relates to a memory circuit arrangement comprising a memory cell region (12) that contains a plurality of memory cell transistors (T00 to T21). The memory cell transistors (T00, T01) in a column are selected by means of a selection transistor (TD0). Said selection transistor (TD0) is a triple control-region transistor, whose control region extends as far as isolation trenches (G0, G1). The latter (G0, G1) also isolate the memory cell transistors (T00, T10) of different columns in the memory cell field (12). Said arrangement increases the level of integration.
(FR)L'invention concerne un circuit de mémoire comprenant une zone de cellules de mémoire (12), laquelle contient une pluralité de transistors de cellules de mémoire (T00 à T21). Les transistors de cellules de mémoire (T00, T01) d'une colonne sont sélectionnés à l'aide d'un transistor de sélection (TD0). Ce transistor de sélection (TD0) est un transistor à zone de commande triple, la zone de commande s'étendant jusqu'aux tranchées d'isolation (G0, G1). Lesdites tranchées d'isolation (G0, G1) servent également à isoler les transistors de cellules de mémoire (T00, T10) de différentes colonnes du champ de cellules de mémoire (12). Cette configuration permet d'accroître davantage le degré d'intégration.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: German (DE)
Filing Language: German (DE)