WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2004100627) METHOD FOR THE PRODUCTION OF A PRINTED BOARD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/100627    International Application No.:    PCT/EP2004/003360
Publication Date: 18.11.2004 International Filing Date: 30.03.2004
IPC:
H05K 3/00 (2006.01), H05K 3/46 (2006.01)
Applicants: SIEMENS AKTIENGESELLSCHAFT [DE/DE]; Wittelsbacherplatz 2, 80333 München (DE) (For All Designated States Except US).
RESSEL, Josef [DE/DE]; (DE) (For US Only)
Inventors: RESSEL, Josef; (DE)
Common
Representative:
SIEMENS AKTIENGESELLSCHAFT; Postfach 22 16 34, 80506 München (DE)
Priority Data:
103 19 979.9 05.05.2003 DE
Title (DE) VERFAHREN ZUM HERSTELLEN EINER LEITERPLATTE
(EN) METHOD FOR THE PRODUCTION OF A PRINTED BOARD
(FR) PROCEDE POUR PRODUIRE UNE CARTE DE CIRCUITS IMPRIMES
Abstract: front page image
(DE)Offenbart ist ein Verfahren zum Herstellen einer Leiterplatte mit den Schritten: Bereitstellen einer ersten isolierenden Kernlage (KL1) mit einer ersten elektrisch leitende Lage (E11) und einer zweiten elektrisch leitenden Lage (E12); Bereitstellen einer zweiten isolierenden Kernlage (KL2) mit einer ersten elektrisch leitenden Lage (E21) und einer zweiten elektrisch leitenden Lage (E22); Abtragen zumindest eines Flächenabschnitts einer jeweiligen ersten elektrisch leitenden Lage der ersten und der zweiten isolierenden Kernlage; Durchführen einer Laserbohrung (LB1, LB2) im Bereich des freigelegten Flächenabschnitts der ersten elektrisch leitenden Lage durch die jeweilige erste und zweite isolierende Kernlage bis zu deren zweiter elektrisch leitenden Lage; Vorsehen einer Prepreg-Lage (PPL) oberhalb der ersten elektrisch leitenden Lage der ersten isolierenden Kernlage und Anordnen der zweiten isolierenden Kernlage auf der Prepreg-Lage, wobei die erste elektrisch leitenden Lage der zweiten isolierenden Kernlage der Prepreg-Lage zugewandt ist. So kann eine Leiterplatte mit hochdichter Schaltungs- und Verbindungsstruktur hergestellt werden.
(EN)Disclosed is a method for producing a printed board, comprising the following steps: a first insulating core layer (KL1) having a first electrically conducting layer (E11) and a second electrically conducting layer (E12) is provided; a second insulating core layer (KL2) having a first electrically conducting layer (E21) and a second electrically conducting layer (E22) is provided; at least one planar section of a first electrically conducting layer of the first and second insulating core layer is removed, respectively; a bore (LB1, LB2) is created by means of laser technique in the area of the bared planar section of the first electrically conducting layer through the respective first and second insulating core layer all the way to the second electrically conducting layer thereof; a prepreg layer (PPL) is provided above the first electrically conducting layer of the first insulating core layer, and the second insulating core layer is disposed on the prepreg layer, the first electrically conducting layer of the second insulating core layer facing the prepreg layer. The inventive method makes it possible to create a printed board that is provided with a high-density circuit structure and connection structure.
(FR)L'invention concerne un procédé pour produire une carte de circuits imprimés, comportant les étapes suivantes: mise à disposition d'une première couche centrale isolante (KL1) présentant une première couche électroconductrice (E11) et une deuxième couche électroconductrice (E12); mise à disposition d'une deuxième couche centrale isolante (KL2) présentant une première couche électroconductrice (E21) et une deuxième couche électroconductrice (E22); retrait d'au moins une partie superficielle d'une première couche électroconductrice de la première et de la deuxième couche centrale isolante, respectivement; réalisation d'un orifice (LB1, LB2) au moyen d'un laser, dans la zone de la partie superficielle dégagée de la première couche électroconductrice, à travers la première et la deuxième couche centrale isolante jusqu'à leur deuxième couche électroconductrice; application d'une couche de préimprégné (PPL) sur la première couche électroconductrice de la première couche centrale isolante et agencement de la deuxième couche isolante sur la couche de préimprégné, la première couche électroconductrice de la deuxième couche isolante étant orientée vers la couche de préimprégné. Il est ainsi possible de produire une carte de circuits imprimés présentant une structure de circuits et de connexions de haute densité.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: German (DE)
Filing Language: German (DE)