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1. (WO2004100380) METHOD AND APPARATUS FOR A LOW JITTER DUAL-LOOP FRACTIONAL -N SYNTHESIZER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2004/100380 International Application No.: PCT/US2004/013780
Publication Date: 18.11.2004 International Filing Date: 03.05.2004
IPC:
H03L 1/02 (2006.01) ,H03L 7/095 (2006.01) ,H03L 7/099 (2006.01) ,H03L 7/197 (2006.01) ,H03L 7/23 (2006.01)
Applicants: THOMSEN, Axel[DE/US]; US (UsOnly)
HUANG, Yunteng[CN/US]; US (UsOnly)
HEIN, Jerrell, P.[US/US]; US (UsOnly)
SILICON LABORATORIES, INC.[US/US]; 4635 Boston Lane Austin, TX 78735, US (AllExceptUS)
Inventors: THOMSEN, Axel; US
HUANG, Yunteng; US
HEIN, Jerrell, P.; US
Agent: ZAGORIN, Mark ; Zagorin, O'Brien & Graham, LLP Suite 350 7600B N. Capital of Texas Hwy. Austin, TX 78731-1191, US
Priority Data:
10/675,52930.09.2003US
10/675,54330.09.2003US
60/467,81302.05.2003US
Title (EN) METHOD AND APPARATUS FOR A LOW JITTER DUAL-LOOP FRACTIONAL -N SYNTHESIZER
(FR) PROCEDE ET DISPOSITIF POUR SYNTHETISEUR N FRACTIONNEL A DOUBLE BOUCLE ET FAIBLE NIVEAU DE GIGUE
Abstract: front page image
(EN) A first phase-locked loop (PLL) circuit (301) includes an input for receiving a timing reference signal from an oscillator 303, a controllable oscillator circuit (805) supplying an oscillator output signal, and a multi-modulus feedback divider circuit (809). A second control loop circuit is selectably coupled through a select circuit 853 to supply a digital control value (M) to the multi-modulus feedback divider circuit of the first loop circuit to thereby control the oscillator output signal. While the second control loop is coupled to supply the control value to the feedback divider circuit, the control value is determined according to a detected difference between the oscillator output signal and a reference signal coupled to the second control loop circuit at a divider circuit (335). While the second control loop circuit is not coupled to control the first PLL circuit, the first PLL circuit receives a digital control value to control a divide ratio of the feedback divider, the digital control value is determined at least in part according to a stored control value stored in nonvolatile storage (317), the stored control value corresponding to a desired frequency of the oscillator output signal.
(FR) Un premier circuit à boucle à phase asservie (PLL) (301) comprend une entrée recevant un signal de référence de synchronisation de la part d'un oscillateur (303), un circuit d'oscillateur réglable (805) qui émet un signal de sortie, et un circuit diviseur à rétroaction multi-module (809). Un second circuit à boucle à phase asservie est couplé de manière sélective via un circuit de sélecteur (853) et génère une valeur de commande numérique (M) au circuit diviseur à rétroaction multi-module du premier circuit PLL et, par là même, commande le signal de sortie d'oscillateur. Lorsque la seconde boucle de commande est couplée et génère la valeur de commande au circuit diviseur de rétroaction, cette valeur de commande est déterminée en fonction de la différence détectée entre le signal de sortie de l'oscillateur et un signal de référence couplé au second circuit de boucle de commande dans le circuit diviseur (335). Lorsque le second circuit à boucle de commande n'est pas couplé pour commander le premier circuit PLL, ce dernier circuit reçoit une valeur de commande numérique permettant de régler le rapport de division du diviseur de rétroaction, laquelle valeur de commande numérique est déterminée au moins en partie en fonction de la valeur de commande stockée dans une mémoire non volatile (317) et correspond à une fréquence souhaitée du signal de sortie de l'oscillateur.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)