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1. (WO2004100376) BUFFER CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/100376    International Application No.:    PCT/IB2004/050613
Publication Date: 18.11.2004 International Filing Date: 07.05.2004
IPC:
H03K 19/00 (2006.01), H03K 19/003 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL) (For All Designated States Except US).
KATOCH, Atul [IN/NL]; (NL) (For US Only).
JAIN, Sanjeev, K. [IN/IN]; (NL) (For US Only).
MEIJER, Rinze, I., M., P. [NL/NL]; (NL) (For US Only)
Inventors: KATOCH, Atul; (NL).
JAIN, Sanjeev, K.; (NL).
MEIJER, Rinze, I., M., P.; (NL)
Agent: ELEVELD, Koop, J.; Prof. Holstlaan 6, NL-5656 AA Eindhoven (NL)
Priority Data:
03101317.0 12.05.2003 EP
Title (EN) BUFFER CIRCUIT
(FR) CIRCUIT TAMPON
Abstract: front page image
(EN)A buffer circuit (31), for example a repeater or receiver circuit for a signal wire of an on-chip bus, receives an input signal, and produces an output signal. The buffer circuit (31) comprises a first inverting stage (7) and a second inverter stage (9). The second inverting stage (9) provides the drive for the output (5). The first inverting stage (7) has additional circuitry (15, 17, 19, 21, 23, 25, 27, 29) for controlling the strengths of the pull up path and the pull down path. The pull up/down paths are dynamically controlled according to the status of one or more aggressor signals. In one embodiment the switching threshold is lowered only in the worst case delay scenario, i.e. when the signal wire (3) is at a different logic level to the aggressor signals. In another embodiment, the switching threshold is raised when the signal wire and aggressor signals are all at the same logic level, thereby reducing crosstalk.
(FR)Ce circuit tampon (31), par exemple un circuit répéteur ou récepteur pour le fil de transmission de signaux d'un bus sur puce, reçoit un signal d'entrée et génère un signal de sortie. Le circuit tampon (31) comprend un premier étage d'inversion (7) et un second étage d'inversion (9). Le second étage d'inversion (9) assure l'entraînement nécessaire pour générer la sortie (5). Le premier étage d'inversion (7) comprend des circuits additionnels (15, 17, 19, 21, 23, 25, 27, 29) pour régler la puissance des liaisons en amont et en aval. Les liaisons en amont ou en aval sont dynamiquement réglées en fonction du statut d'un ou plusieurs signaux agresseurs. Dans un mode de réalisation, le seuil de commutation est abaissé uniquement dans le cas le plus défavorable de temporisation, c'est-à-dire lorsque le fil (3) de transmission de signaux se trouve sur un niveau logique autre que celui des signaux agresseurs. Dans un autre mode de réalisation, le seuil de commutation est élevé lorsque le fil de transmission de signaux et les signaux agresseurs se trouvent tous sur le même niveau logique, réduisant ainsi la diaphonie.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)