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1. (WO2004097943) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/097943    International Application No.:    PCT/JP2004/006157
Publication Date: 11.11.2004 International Filing Date: 28.04.2004
IPC:
H01L 21/336 (2006.01), H01L 29/786 (2006.01)
Applicants: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD. [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi Osaka 5718501 (JP) (For All Designated States Except US).
INOUE, Akira; (For US Only).
TAKAGI, Takeshi; (For US Only).
SORADA, Haruyuki; (For US Only)
Inventors: INOUE, Akira; .
TAKAGI, Takeshi; .
SORADA, Haruyuki;
Agent: SUMIDA, Yoshihiro; Arco Patent Office 3rd Fl., Bo-eki Bldg. 123-1, Higashi-machi, Chuo-ku Kobe-shi, Hyogo 6500031 (JP)
Priority Data:
2003-124043 28.04.2003 JP
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF A SEMI-CONDUCTEUR ET PROCEDE DE FABRICATION CORRESPONDANT
(JA) 半導体装置とその製造方法
Abstract: front page image
(EN)A semiconductor device composed of an MISFET is disclosed which comprises a semiconductor layer (3) whose surface is provided with a recessed portion (101) having an opening with a closed periphery, a gate insulating film (13) formed to cover at least the inner surface of the recessed portion (101), a gate electrode (14) filling the recessed portion (101) while having the gate insulating film (13) stand between the gate electrode (14) and the inner surface of the recessed portion (101), and a pair of source/drain (102) which are arranged on both sides of the gate electrode (14) when viewed in plan and have a certain depth from the surface of the semiconductor layer (3).
(FR)Cette invention se rapporte à un dispositif à semi-conducteur composé d'un transistor à effet de champ MISFET, qui comprend une couche de semi-conducteur (3) dans la surface et pourvue d'une partie évidée (101) ayant une ouverture avec pourtour fermé, un film d'isolation de grille (13) formée de façon à recouvrir au moins la surface interne de la partie évidée (101), une électrode de grille (14) remplissant la partie évidée (101) alors que le film d'isolation de grille (13) se situe entre l'électrode de grille (14) et la surface interne de la partie évidée (101), et une paire source/drain (102) placée de part et d'autre de l'électrode de grille (14) vue en plan et présentant une certaine profondeur à partir de la surface de la couche de semi-conducteur (3).
(JA)本発明のMISFETからなる半導体装置は、表面に外周が閉じた開口を有する凹部(101)が形成された半導体層(3)と、少なくとも凹部(3)の内面を覆うように形成されたゲート絶縁膜(13)と、凹部(101)の内面との間にゲート絶縁膜(13)が介在するようにして凹部(101)を埋めるゲート電極(14)と、平面視においてゲート電極(14)の両側に位置しかつ半導体層(3)の表面から所定の深さに渡るように形成された一対のソース・ドレイン(102)とを備えている。
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)