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1. (WO2004095525) GATE ELECTRODE FOR MOS TRANSISTORS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/095525    International Application No.:    PCT/US2004/003441
Publication Date: 04.11.2004 International Filing Date: 04.02.2004
IPC:
H01L 21/28 (2006.01), H01L 21/324 (2006.01), H01L 29/78 (2006.01)
Applicants: CYPRESS SEMICONDUCTOR CORPORATION [US/US]; 198 Champion Court, San Jose, CA 95134 (US) (For All Designated States Except US).
BLOSSE, Alain [FR/US]; (US) (For US Only).
RAMKUMAR, Krishnaswamy [IN/US]; (US) (For US Only).
GOPALAN, Prabhuram [IN/US]; (US) (For US Only)
Inventors: BLOSSE, Alain; (US).
RAMKUMAR, Krishnaswamy; (US).
GOPALAN, Prabhuram; (US)
Agent: BENEDICTO, Patrick, D.; Okamoto & Benedicto, P.O. Box 641330, San Jose, CA 95164-1330 (US)
Priority Data:
10/402,750 28.03.2003 US
Title (EN) GATE ELECTRODE FOR MOS TRANSISTORS
(FR) ELECTRODE GRILLE POUR TRANSISTORS MOS
Abstract: front page image
(EN)In one embodiment, a gate of a transistor is formed by performing a first thermal treatment on a silicon layer (112'), forming a metal stack (110') over the silicon layer (112'), and performing a second thermal treatment on the metal stack. The first thermal treatment may be a rapid thermal annealing step, while the second thermal treatment may be a rapid thermal nitridation step. The resulting gate exhibits relatively low interface contact resistance between the silicon layer and the metal stack, and may thus be advantageously employed in high-speed devices.
(FR)Dans un mode de réalisation de la présente invention, une grille de transistor est formée par l'application d'un premier traitement thermique sur une couche de silicium (112'), par la formation d'une pile métallique (110') sur ladite couche de silicium (112') et par l'application d'un deuxième traitement thermique sur ladite pile métallique. Le premier traitement thermique peut être une étape de recuit thermique rapide, alors que le deuxième traitement peut être une étape de nitruration thermique rapide. La grille résultante présente une résistance de contact d'interface relativement faible entre la couche silicium et la pile métallique, et peut ainsi être utilisée avantageusement dans des dispositifs haute vitesse.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)