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1. (WO2004095459) MAGNETORESISTIVE RAM DEVICE AND METHODS FOR FABRICATING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/095459    International Application No.:    PCT/US2004/011864
Publication Date: 04.11.2004 International Filing Date: 16.04.2004
IPC:
G11C 8/02 (2006.01), H01L 21/00 (2006.01), H01L 29/00 (2006.01), H01L 29/82 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US) (For All Designated States Except US).
GRYNKEWICH, Gregory [US/US]; (US) (For US Only).
DEHERRERA, Mark [US/US]; (US) (For US Only).
DURLAM, Mark, A. [US/US]; (US) (For US Only).
TRACY, Clarence, J. [US/US]; (US) (For US Only)
Inventors: GRYNKEWICH, Gregory; (US).
DEHERRERA, Mark; (US).
DURLAM, Mark, A.; (US).
TRACY, Clarence, J.; (US)
Agent: KING, Robert, L.; Corporate Law Department, Intellectual Property Section, 7700 West Parmer Lane, MD: TX32/PL02, Austin, TX 78729 (US)
Priority Data:
10/417,851 16.04.2003 US
Title (EN) MAGNETORESISTIVE RAM DEVICE AND METHODS FOR FABRICATING
(FR) STRUCTURES DE DISPOSITIF A MEMOIRE D'ACCES ALEATOIRE MAGNETORESISTANT ET PROCEDES DE FABRICATION CORRESPONDANTS
Abstract: front page image
(EN)A method for fabricating an MRAM device structure (10) includes providing a substrate (12) on which is formed a first transistor (14) and a second transistor (14). An operative memory element device (60) is formed in electrical contact with the first transistor (14). At least a portion of a false memory element device (58) is formed in electrical contact with the second transistor (14). A first dielectric layer (62) is deposited overlying the at least a portion of a false memory element device and the operative memory element device. The first dielectric layer is etched to simultaneously form a first via (66) to the at least a portion of a false memory element device (58) and a second via (64) to the operative memory element device (60). An electrically conductive interconnect layer (68) is deposited so the electrically conductive interconnect layer extends from the at least a portion of a false memory element device (58) to the operative memory element device (64).
(FR)L'invention concerne un procédé de fabrication d'une structure de dispositif MRAM (10) qui consiste à produire un substrat (12) sur lequel un premier transistor (14) et un second transistor (14) sont formés. Un dispositif à élément de mémoire fonctionnelle (60) est formé en contact électrique avec le premier transistor (14). Au moins une partie d'un dispositif à élément de fausse mémoire (58) est formée en contact électrique avec le second transistor (14). Une première couche diélectrique (62) est déposée sur cette/ces parties de dispositif d'élément de fausse mémoire et sur le dispositif à élément de mémoire fonctionnelle. Cette première couche diélectrique est gravée de manière à former simultanément un premier trou de liaison (66) pour la/les parties du dispositif à élément de fausse mémoire (58) et un second trou de liaison (64) pour le dispositif à élément de mémoire fonctionnelle (60). Une couche d'interconnexion électriquement conductrice (68) est déposée de manière à s'étendre entre la/les parties du dispositif à élément de fausse mémoire (58) jusqu'au dispositif à élément de mémoire fonctionnelle (64).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)