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1. (WO2004095191) A RECONFIGURABLE PROCESSING ARRAY WITH VARIABLE TIMING CONTROL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/095191    International Application No.:    PCT/US2004/012139
Publication Date: 04.11.2004 International Filing Date: 20.04.2004
IPC:
G06F 1/08 (2006.01)
Applicants: MOTOROLA, INC. [US/US]; 1303 East Algonquin Road, Schaumburg, IL 60196 (US) (For All Designated States Except US).
TOMERLIN, Andrew [US/US]; (US) (For US Only).
CAFARO, Nicholas, Giovanni [US/US]; (US) (For US Only).
STENGEL, Robert, E. [US/US]; (US) (For US Only)
Inventors: TOMERLIN, Andrew; (US).
CAFARO, Nicholas, Giovanni; (US).
STENGEL, Robert, E.; (US)
Agent: NICHOLS, Daniel, K.; 1303 East Algonquin Road, Schaumburg, IL 60196 (US)
Priority Data:
10/420,221 22.04.2003 US
Title (EN) A RECONFIGURABLE PROCESSING ARRAY WITH VARIABLE TIMING CONTROL
(FR) RESEAU DE TRAITEMENT RECONFIGURABLE COMPORTANT UN SYSTEME DE COMMANDE DE TEMPORISATION VARIABLE
Abstract: front page image
(EN)A reconfigurable processor circuit (200) consistent with certain embodiments of the present invention has an array of configurable circuit blocks, wherein certain of the configurable circuit blocks comprise one of configurable arithmetic logic units and clocked digital logic circuits. A control processor (218) configures a function of a plurality of the configurable circuit blocks. A memory (224) stores program instructions used by the control processor (218). A multiple frequency generator (212) receives a reference clock and synthesizes the plurality of clock signals therefrom, each clock signal being configured in frequency by the control processor (218). A timing control circuit (236) receives the plurality of clock signals, allocates the plurality of clock signals of different frequency among the plurality of circuit blocks and routes the clock signals to the circuit blocks, wherein the timing control circuit (236) operates under control of the control processor (218).
(FR)L'invention concerne un circuit de processeur reconfigurable (200) comportant un réseau de blocs de circuits reconfigurables dont une partie comporte des unités logiques arithmétiques configurables ou des circuits logiques numériques cadencés. Un processeur de contrôle (218) configure une fonction d'une pluralité de blocs de circuits configurables. Une mémoire (224) enregistre des instructions de programme employées par le processeur de commande (218). Un générateur de fréquences multiples (212) reçoit une horloge de référence et synthétise la pluralité de signaux d'horloge à partir de celle-ci, chaque signal d'horloge étant configuré en fréquence par le processeur de commande (218). Un circuit de commande de temporisation (236) reçoit la pluralité de signaux d'horloge, affecte la pluralité de signaux d'horloge de fréquences différentes parmi la pluralité de blocs de circuits, et achemine les signaux d'horloge vers les blocs de circuits, le circuit de commande de temporisation (236) fonctionnant sous la commande du processeur de commande (218).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BW, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NA, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)