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1. (WO2004034676) INTEGRATED CIRCUIT AND METHOD FOR ESTABLISHING TRANSACTIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/034676    International Application No.:    PCT/IB2003/003036
Publication Date: 22.04.2004 International Filing Date: 04.07.2003
IPC:
G06F 13/00 (2006.01), G06F 15/173 (2006.01), H04L 12/801 (2013.01), H04L 12/823 (2013.01), H04L 12/861 (2013.01), H04L 29/12 (2006.01)
Applicants: KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL/NL]; Groenewoudseweg 1, NL-5621 BA Eindhoven (NL) (For All Designated States Except US).
GOOSSENS, Kees, G., W. [NL/NL]; (NL) (For US Only)
Inventors: GOOSSENS, Kees, G., W.; (NL)
Agent: DE JONG, Durk, J.; Philips Intellectual Property & Standards, Prof. Holstlaan 6, NL-5656 AA Eindhoven (NL)
Priority Data:
02079196.8 08.10.2002 EP
Title (EN) INTEGRATED CIRCUIT AND METHOD FOR ESTABLISHING TRANSACTIONS
(FR) CIRCUIT INTEGRE ET PROCEDE D'ETABLISSEMENT DE TRANSACTIONS
Abstract: front page image
(EN)An integrated circuit comprising a plurality of modules (M, S) and a network (N) arranged for transferring messages between said modules (M, S) is provided, wherein a message issued by a first module (M) comprises first information indicative for a location of an addressed module within the network (N), and second information indicative for a location within the addressed module (S). Said integrated circuit further comprises at least one address translation means (AT) for arranging the first and the second information as a single address. Said address translation means (AT) is adapted to determine which module is addressed based on said single address, and the selected location of the addressed module (S) is determined based on said single address. Accordingly, the design of the first modules (M), i.e. master modules, can implemented independent of the address mapping to the addressed modules (S), i.e. the slave modules. Furthermore, a more efficient network resource utilization is achieved and this scheme is backward compatible with busses.
(FR)Cette invention se rapporte à un circuit intégré comprenant plusieurs modules (N, S) et un réseau (N) destiné à transférer des messages entre ces modules (M, S). Dans ce réseau, un message émis par un premier module (M) comprend une première information indiquant une position d'un module adressé dans le réseau (N) et une seconde information indiquant une position dans le module adressé (S). Ce circuit intégré comprend en outre au moins un traducteur d'adresse (AT) destiné à agencer la première et la seconde information sous la forme d'une seule adresse. Ce traducteur d'adresse (AT) est destiné à déterminer quel module est adressé sur la base de cette adresse unique, et la position sélectionnée du module adressé (S) est déterminée sur la base de cette adresse unique. Ainsi, la conception des premiers modules (M), c'est-à-dire les modules maîtres, peut être réalisée indépendamment du mappage d'adresse avec les modules adressés (S), c'est-à-dire les modules asservis. On peut en outre obtenir une utilisation plus efficace des ressources en réseau et ce schéma est rétrocompatible avec les bus.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)