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1. (WO2004030039) APPARATUS AND METHOD OF USING THIN FILM MATERIAL AS DIFFUSION BARRIER FOR METALLIZATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/030039    International Application No.:    PCT/US2003/030244
Publication Date: 08.04.2004 International Filing Date: 24.09.2003
IPC:
H01L 23/532 (2006.01)
Applicants: ARIZONA BOARD OF REGENTS acting for an on behalf of, ARIZONA STATE UNIVERSITY [US/US]; P.O. Box 873511, Temple, AZ 85284 (US)
Inventors: KIM, Hyunchul, C.; (US).
ALFORD, Terry, L.; (US)
Agent: ATKINS, Robert, D.; Quarles & Brady Streich Lang LLP, One Renaissance Square, Two North Central Avenue, Phoenix, AZ 85004-2391 (US)
Priority Data:
60/413,268 24.09.2002 US
Title (EN) APPARATUS AND METHOD OF USING THIN FILM MATERIAL AS DIFFUSION BARRIER FOR METALLIZATION
(FR) DISPOSITIF ET PROCEDE COMPRENANT L'UTILISATION D'UN MATERIAU EN COUCHE MINCE EN TANT QUE BARRIERE DE DIFFUSION POUR LA METALLISATION
Abstract: front page image
(EN)A semiconductor device (10) has a silicon substrate (12) with first and second transistors formed in the substrate. A copper interconnect (20) is coupled between an active region (14) of the first transistor and an active region (16) of the second transistor. A barrier layer (24) is disposed under the copper interconnect. The barrier layer contains titanium, aluminum, nitrogen, and oxygen with of composition ratio given as TiwAlxNyOZ, where w=1, x=1.40.5, y=3.0±0.3, and z=1.0±0.2. The barrier layer limits migration of copper into the silicon. A silicide region (18) is formed in the active regions of the first and second transistors and makes electrical contact with the copper interconnect. A portion of the barrier layer resides between the copper interconnect and the silicide region. An oxide layer (22) is disposed between the copper interconnect and the substrate. A portion of the barrier layer resides between the copper interconnect and the substrate.
(FR)L'invention concerne dispositif (10) à semi-conducteur comprenant un substrat (12) de silicium dans lequel sont formés un premier et un second transistor. Une interconnexion (20) de cuivre est raccordé de manière à relier une zone active (14) du premier transistor et une zone active (16) du second transistor. Une couche barrière (24) est disposée sous l'interconnexion de cuivre. Cette couche barrière contient du titane, de l'aluminium, de l'azote et de l'oxygène, formant une composition présentant un rapport TiwAlxNyOZ, dans lequel w=1, x=1,4 ? 0,5, y=3.0 ± 0.3, et z=1,0 ± 0,2. La couche barrière limite la migration du cuivre dans le silicium. Une zone (18) de siliciure est formée dans les zones actives du premier et du second transistor, et établit un contact électrique avec l'interconnexion de cuivre. Une partie de la couche barrière est placée entre l'interconnexion de cuivre et la zone de siliciure. Une couche (22) d'oxyde est disposée entre l'interconnexion de cuivre et le substrat. Une autre partie de la zone barrière est placée entre l'interconnexion de cuivre et le substrat.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)