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1. (WO2004027440) INTEGRATED CIRCUIT TESTER AND ITS TESTING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/027440    International Application No.:    PCT/JP2002/009606
Publication Date: 01.04.2004 International Filing Date: 19.09.2002
IPC:
G01R 31/3183 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 211-8588 (JP) (For All Designated States Except US).
HIRAIDE, Takahisa [JP/JP]; (JP) (For US Only)
Inventors: HIRAIDE, Takahisa; (JP)
Agent: FUKUI, Kunihiro; Kaimei Patent Office, Sankyo Central Plaza Building 5F, 11-8, Nishi-Nippori 5-chome, Arakawa-ku, Tokyo 116-0013 (JP)
Priority Data:
Title (EN) INTEGRATED CIRCUIT TESTER AND ITS TESTING METHOD
(FR) TESTEUR DE CIRCUIT INTEGRE ET PROCEDE D'ESSAI
(JA) 集積回路試験装置および試験方法
Abstract: front page image
(EN)An integrated circuit tester and its testing method which enable the preparation of a pattern for minimizing the difference from a pattern generated by a pattern generator and enhances a cut−down ratio of the test cost. A list of all the failures predicted inside a circuit is prepared: for example, one random number pattern is input to determine an in−circuit signal value by logical simulation for the input pattern, resulting in a calculation of controllability, observability, and testability. A target failure the testability of which is minimum is selected out of the list. The route of the target failure is activated with the controllability and observability of the input pattern, and the pattern is so corrected that the reverse number of the input pattern signal value may be minimum. The target failure is processed by failure simulation with a correction pattern: if there is a to−be−detected failure, it is deleted from the failure list.
(FR)L'invention concerne un testeur de circuit intégré et un procédé d'essai, permettant de préparer un motif qui réduit au minimum la différence par rapport à un motif de générateur de motif et améliore le taux de réduction des dépenses d'essai. On établit une liste de toutes les pannes envisageables dans un circuit: par exemple, on injecte un motif de nombre aléatoire pour déterminer une valeur de signal en circuit par une simulation logique pour le motif injecté, conduisant à un calcul de contrôlabilité, d'observabilité et d'essayabilité. On sélectionne sur la liste une panne cible dont l'essayabilité est minimum. Le trajet de la panne cible est activé avec la contrôlabilité et l'observabilité du motif injecté, et le motif est corrigé pour que le nombre inverse de la valeur du signal de motif injecté puisse être minimum. On traite la panne cible par simulation de panne avec un motif de correction: s'il existe une panne à détecter, celle-ci est supprimée de la liste de panne.
(JA)not available
Designated States: JP, US.
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)