Processing

Please wait...

Settings

Settings

Goto Application

1. WO2004025313 - REDUCED CHIP TESTING SCHEME AT WAFER LEVEL

Publication Number WO/2004/025313
Publication Date 25.03.2004
International Application No. PCT/IB2003/003429
International Filing Date 04.08.2003
IPC
G01R 31/28 2006.01
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
CPC
G01R 31/2831
GPHYSICS
01MEASURING; TESTING
RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28Testing of electronic circuits, e.g. by signal tracer
282Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
2831Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
Applicants
  • KONINKLIJKE PHILIPS ELECTRONICS N.V. [NL]/[NL] (AllExceptUS)
  • CIRKEL, Cornelis, O. [NL]/[NL] (UsOnly)
  • SCHEURWATER, Pieter, C., N. [NL]/[NL] (UsOnly)
Inventors
  • CIRKEL, Cornelis, O.
  • SCHEURWATER, Pieter, C., N.
Agents
  • DUIJVESTIJN, Adrianus, J.
Priority Data
02078785.913.09.2002EP
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) REDUCED CHIP TESTING SCHEME AT WAFER LEVEL
(FR) TEST DE PUCES AU NIVEAU DE LA PLAQUETTE A COUT ET DUREE REDUITS
Abstract
(EN)
The present invention relates to production testing of semiconductor devices, more specifically to production testing of such devices at wafer level.A method according to the present invention comprises the steps of generating (20) quality test-data at a limited number of semiconductor devices on the wafer, deciding (24) based on the generated quality test-data whether other semiconductor devices on the wafer are to be tested, and based on the result of the deciding step, testing (28) or not testing (26) the other semiconductor devices on the wafer.A corresponding wafer prober is also described.
(FR)
La présente invention concerne un procédé de test de dispositifs à semi-conducteurs en cours de fabrication, de façon plus spécifique pour le test de ces dispositifs en cours de fabrication au niveau de la plaquette. Le présent procédé consiste à générer (20) des données de test de qualité pour un nombre limité de dispositifs à semi-conducteurs sur la plaquette, à décider (24), sur la base des données de test de qualité générées, si d'autres dispositifs à semi-conducteurs sur la plaquette sont à tester puis, à partir du résultat de cette décision, à tester (28) ou à ne pas tester (26) les autres dispositifs à semi-conducteurs sur la plaquette. Cette invention concerne également une machine de test sous pointes correspondante.
Latest bibliographic data on file with the International Bureau