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1. (WO2004010621) STAGED LOCKING OF TWO PHASE LOCKED LOOPS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/010621    International Application No.:    PCT/US2003/022345
Publication Date: 29.01.2004 International Filing Date: 17.07.2003
Chapter 2 Demand Filed:    11.02.2004    
IPC:
H03L 7/06 (2006.01), H04L 7/02 (2006.01), H04L 7/08 (2006.01)
Applicants: THOMSON LICENSING S.A. [FR/FR]; 46, Quai A. Le Gallo, F-92648 Boulogne (FR) (For All Designated States Except US).
CRAWLEY, Casimir, Johan [US/US]; (US) (For US Only)
Inventors: CRAWLEY, Casimir, Johan; (US)
Agent: TRIPOLI, Joseph, S; c/o Thomson Licensing, Inc., Two Independence Way, Princeton, NJ 08540 (US)
Priority Data:
60/397,405 19.07.2002 US
Title (EN) STAGED LOCKING OF TWO PHASE LOCKED LOOPS
(FR) VERROUILLAGE PAR ETAPES DE BOUCLES DE VERROUILLAGE DE PHASE
Abstract: front page image
(EN)Data synchronization is achieved in devices which transmit and/or receive audio and/or video data through the staged locking of two phase locked loops (PLLs). According to an exemplary embodiment, a transmitter (15) includes a serial data source. An encoder (30) provides encoded data and includes a first PLL (34). A controller (20) includes a second PLL (24) which enables generation of a clock signal (WCLK). The controller (20) is coupled between the serial data source and the encoder (30) for providing the clock signal (WCLK) to the encoder (30). The first PLL (34) of the encoder (30) locks to the clock signal (WCLK).
(FR)On effectue la synchronisation des données dans des dispositifs qui émettent et/ou reçoivent des données audio et/ou vidéo au moyen des boucles de verrouillage de phase (PLL) effectuées par étapes. Dans un mode de réalisation d'exemple, un émetteur (15) comprend une source de données série. Un codeur (30) communique des données codées et comprend une première boucle de verrouillage de phase (34). Un contrôleur (20) comprend une deuxième PLL (24) qui permet la génération d'un signal d'horloge (WCLK). Le contrôleur (20) est couplé entre la source de données série et le codeur (30) pour communiquer un signal d'horloge (WCLK) au codeur (30). La première PLL (34) du codeur (30) se verrouille sur le signal d'horloge (WCLK).
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)