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1. (WO2004010286) SELF-CONFIGURING PROCESSING ELEMENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/010286    International Application No.:    PCT/US2003/023025
Publication Date: 29.01.2004 International Filing Date: 23.07.2003
IPC:
G06F 9/30 (2006.01), G06F 9/318 (2006.01), G06F 15/78 (2006.01), G06F 15/80 (2006.01)
Applicants: GATECHANGE TECHNOLOGIES, INC. [US/US]; 115 Research Drive, Bethlehem, PA 18015 (US) (For All Designated States Except US).
KLEIN, Robert, C., Jr. [US/US]; (US) (For US Only)
Inventors: KLEIN, Robert, C., Jr.; (US)
Agent: SINGER, James, M.; Pepper Hamilton LLP, One Mellon Center, 50th Floor, 500 Grant Stree, Pittsburgh, PA 15219 (US)
Priority Data:
60/398,149 23.07.2002 US
Title (EN) SELF-CONFIGURING PROCESSING ELEMENT
(FR) LOGIQUE DE TRAITEMENT SE CONFIGURANT AUTOMATIQUEMENT
Abstract: front page image
(EN)A self-configuring processing element for providing arbitrarily wide, application-specific instruction set extensions to an Instruction Set Architecture (ISA) microcontroller includes a System Bus Interface and Instruction Handler (SBI), an Input Router and Conditioner (IRC), an ALU, a Memory, and an Output Router. The SBI may accept address, data and control signals and may include a unique address decoder, an instruction register that decodes address and data bits, a state machine for sequencing through initialization and instruction set-up, and transceiversfor controlling data flow with the system bus and feedback. The IRC may select information to transmit to the ALU and/or the Memory and may include circuitry for registering, shifting, incrementing, and decrementing inputted information. The ALU and the Memory may perform operations on the output of the IRC. The Output Router may route the output of the ALU and/or the Memory to one or more possible destinations.
(FR)Cette invention concerne une logique de traitement qui se configure automatiquement et qui a pour fonction de fournir, à un contrôleur microprogrammé à architecture ISA, des extensions plus ou moins importantes de jeu d'instructions spécifiques d'application. Cette logique de traitement comporte un gestionnaire d'interface bus système et d'instructions (SBI), un routeur et conditionneur d'entrée (IRC), une UAL, une mémoire, et un routeur de sortie. Le SBI, qui est capable de prendre en compte les signaux Address, Data et Control, peut comporter un décodeur d'adresse unique, un registre d'instructions décodant les bits Address et Data, un automate fini pour organiser le séquencement pendant l'initialisation et la mise en état des instructions, et des émetteurs-récepteurs servant, d'une part pour la commande du flux de données avec le bus système, et d'autre part pour les retours d'information. L'IRC, qui peut sélectionner de l'information à transmettre à l'ALU et/ou à la mémoire, peut comporter des logiques de cadrage, de décalage, d'incrémentation et de décrémentation de l'information traitée en entrée. L'UAL et la mémoire ont la possibilité d'effectuer des opérations sur la sortie de l'IRC. Le routeur de sortie peut réacheminer la sortie de l'UAL et/ou de la mémoire vers une ou plusieurs destinations possibles.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PG, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, SY, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)