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1. WO2004006261 - WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES

Publication Number WO/2004/006261
Publication Date 15.01.2004
International Application No. PCT/US2003/020872
International Filing Date 02.07.2003
Chapter 2 Demand Filed 28.01.2004
IPC
G11C 8/06 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
06Address interface arrangements, e.g. address buffers
G11C 8/16 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
16Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
CPC
G11C 8/06
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
06Address interface arrangements, e.g. address buffers
G11C 8/16
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
16Multiple access memory array, e.g. addressing one storage element via at least independent addressing line groups
Applicants
  • ADVANCED MICRO DEVICES, INC. [US]/[US]
Inventors
  • GIESEKE, Alan
  • MCGEE, William, A.
  • MILIC-STRKALJ, Ognjen
Agents
  • CAYWOOD, Michael
  • WRIGHT, Hugh, R.
Priority Data
10/190,37202.07.2002US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) WORDLINE LATCHING IN SEMICONDUCTOR MEMORIES
(FR) VERROUILLAGE PAR LIGNES DE MOT DANS LES MEMOIRES A SEMICONDUCTEUR
Abstract
(EN)
A memory system, and method of operation therefor, is provided having memory cells (432) for containing data, bitlines (442) (444) for writing data in and reading data from the memory cells (432), and wordlines (422) connected to the memory cells (432) for causing the bitlines (442) (444) to write data in the memory cells (432) in response to wordline signals. A decoder (406) is connected to the wordlines (422) for receiving and decoding address information in response to a clock signal and an address signal to select a wordline (422) for a write to a memory cell (432). Latch circuitry (418) is connected to the decoder (406) and the wordlines (422). The latch circuitry (418) is responsive to the clock signal for providing the wordline signal to the selected wordline (422) for the write to the memory cell (432) and for removing the wordline signal from the selected wordline (422) when the write to the memory cell (432) is complete.
(FR)
L'invention concerne un système de mémoire, et un procédé de fonctionnement correspondant. Le système comporte des cellules de mémoire (432) qui renferment des données, des lignes de bit (442) (444) pour l'écriture de données et la lecture de données dans les cellules (432), et des lignes de mot (422) reliées aux cellules (432), conduisant les lignes de bit (442) (444) à écrire des données dans les cellules (432) en réponse à des signaux de ligne de mot. Un décodeur (406) est relié aux lignes de mot (422) pour la réception et le décodage d'information d'adresse en réponse à un signal d'horloge et un signal d'adresse, permettant la sélection d'une ligne de mot (422) pour l'écriture dans une cellule (432). Des circuits de verrouillage (418) sont reliés au décodeur (406) et aux lignes de mot (422). En réponse au signal d'horloge, ils (418) fournissent le signal de ligne de mot à la ligne de mot sélectionnée (422) pour l'écriture dans la cellule (432) et retirent ce signal de la ligne de mot sélectionnée (422) lorsque l'écriture dans la cellule (432) est terminée.
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