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1. (WO2004004010) METHOD FOR THE PRODUCTION OF MOS TRANSISTORS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/004010    International Application No.:    PCT/DE2003/000835
Publication Date: 08.01.2004 International Filing Date: 14.03.2003
IPC:
H01L 21/8238 (2006.01), H01L 27/092 (2006.01)
Applicants: STMICROELECTRONICS NV [NL/NL]; WTC Schiphol Airport, Schiphol Boulevaard 265, NL-1118 BH Amsterdam (NL) (For All Designated States Except US).
GUENTHER, Stefan [DE/DE]; (DE) (For US Only)
Inventors: GUENTHER, Stefan; (DE)
Agent: LIPPERT, Stachow; Schmidt & Partner, Krenkelstrasse 3, 01309 Dresden (DE)
Priority Data:
102 29 265.5 28.06.2002 DE
Title (DE) VERFAHREN ZUR HERSTELLUNG VON MOS-TRANSISTOREN
(EN) METHOD FOR THE PRODUCTION OF MOS TRANSISTORS
(FR) PROCEDE DE PRODUCTION DE TRANSISTORS MOS
Abstract: front page image
(DE)Die Erfindung betrifft ein Verfahren sowohl zur Herstellung von MOS-Transistoren mit extrem geringen Leckströmen an den pn-Übergängen als auch von Logik/ Schalttransistoren (2) de­ren Gates (3) seitlich mit Spacern (8) begrenzt sind in ei­nem p- Substrat oder einer p-Wanne in n-Substrat (5). Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von MOS-Transistoren mit extrem geringen Leck­strömen zu schaffen und das parallel Logik/ Schalttransisto­ren zulässt. Erreicht wird das dadurch, dass zunächst eine LDD-Ionenimplantation über die Gatekanten durchgeführt wird, um ein LDD-Gebiet (6) zu bilden und anschliessend die Spacer (8) durch einen anisotropen Ätzschritt, der eine hohe Selek­tivität gegenüber den Gate- und Substratmaterialien ein­schliesslich ihrer Abdeckschichten aufweist, entfernt werden bzw. die MOS-Transistoren mit extrem geringen Leckströmen vor der isotropen Spacerherstellung abgedeckt werden, so dass die Spacer (8) nur an den Gatekanten der Logik/ Schalttran­sistoren (2) entstehen aber immer die MOS-Transistoren mit extrem geringen Leckströmen aussschliesslich über das LDD­Gebiet (6) angeschlossen sind und keine (As-) Hochdosisim­plantation in die S/D- Gebiete dieser MOS-Transistoren mit extrem geringen Leckströmen erfolgt.
(EN)The invention relates to a method for the production of MOS transistors with extremely low leakage currents at the pn junctions and logic/switching transistors (2), whose gates (3) are laterally defined by spacers (8), a p- substrate or a p-trough in an n-substrate (5). The aim of the invention is to provide a method for the production of MOS transistors with extremely low leakage currents and allows for parallel logic/switching transistors. This is achieved by initially carrying out an LDD ion implementation via the edges of the gates in order to form an LDD area (6) and by subsequently removing the spacers (8) by means of an anistropic etching step exhibiting high selectivity in relation to the gate and substrate materials including the covering layers thereof or by covering the MOS transistors with extremely low leakage currents prior to isotropic spacer production such that the spacers (8) are formed exclusively on the edges of the gates of the logic/switching transistors (2) whereby the MOS transistors with extremely low leakage currents remain exclusively connected via the LDD area (6) and no high dose implantation (As) in the S/D areas of said MOS transistors with extremely low leakage currents occurs.
(FR)Procédé de production de transistors MOS à courants de fuite extrêmement minimes au niveau des jonctions pn, ainsi que de transistors logiques / de commutation (2) dont les grilles (3) sont limitées latéralement à l'aide d'éléments d'espacement (8), dans un substrat p ou dans un collecteur p ménagé dans un substrat n (5). L'objet de la présente invention est la mise au point d'un procédé de production de transistors MOS à courants de fuite extrêmement minimes et qui permet en parallèle les transistors logiques / de commutation. A cet effet, une implantation ionique LDD est d'abord effectuée sur les arêtes de grille pour former une zone LDD (6). Ensuite les éléments d'espacement (8) sont éliminés lors d'une étape d'attaque chimique anisotrope qui possède une haute sélectivité vis-à-vis des matières de grille et de substrat ainsi que de leurs couches de revêtement respectives. Plus précisément, les transistors MOS à courants de fuite extrêmement minimes sont recouverts avant la production isotrope des éléments d'espacement, si bien que lesdits éléments d'espacement (8) ne se forment qu'aux arêtes de grille des transistors logiques /de commutation, mais les transistors MOS à courants de fuite extrêmement minimes restent connectés exclusivement via la zone LDD (6) et aucune implantation à haute dose (As) ne se produit dans les zones source / drain de ces transistors MOS à courants de fuite extrêmement minimes.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: German (DE)
Filing Language: German (DE)