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1. (WO2004003921) MRAM ARCHITECTURE WITH ELECTRICALLY ISOLATED READ WRITE CIRCUITRY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/003921    International Application No.:    PCT/US2003/013094
Publication Date: 08.01.2004 International Filing Date: 29.04.2003
IPC:
G11C 11/16 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US)
Inventors: NAHAS, Joseph, J.; (US).
ANDRE, Thomas, W.; (US).
SUBRAMANIAN, Chitra, K.; (US).
GARNI, Bradley, J.; (US).
DURLAM, Mark, A.; (US)
Agent: CLINGAN, James, E.; Freescale Semiconductor, Inc., 7700 West Parmer Lane, MD: TX32/PL02, Austin, TX 78729-8084 (US)
Priority Data:
10/185,868 28.06.2002 US
Title (EN) MRAM ARCHITECTURE WITH ELECTRICALLY ISOLATED READ WRITE CIRCUITRY
(FR) ARCHITECTURE MRAM AVEC CIRCUITS DE LECTURE-ECRITURE A ISOLATION ELECTRIQUE
Abstract: front page image
(EN)A magnetoresistive random access memory (MRAM) (200) has separate read (RWLO, RGBLO) and write (WBLO, WWLO) paths. This reduces the peripheral circuitry (114, 116, 118, 120, 122, 124, 126, 128, 130, 132) by not requiring switching between read and write functions on a particular line. By having the paths dedicated to either read signals or write signals, the voltage levels can be optimized for these functions. The select transistors (230), which are part of only the read function, may be of the low-voltage type because they do not have to receive the relatively higher voltages of the write circuitry. Similarly, the write voltages do not have to be degraded to accommodate the lower-voltage type transistors. The size of the overall memory (200) is kept efficiently small while improving performance. The memory cells (202) are grouped so that adjacent to groups are coupled to a common global bit line (RGBLO) which reduces the space required for providing the capacitance-reducing group approach to memory cell selection.
(FR)L'invention concerne une mémoire vive magnétorésistive (MRAM) (200) comprenant des voies de lecture (RWLO, RGBLO) et d'écriture (WBLO, WWLO) séparées, ce qui réduit les circuits périphériques (114, 116, 118, 120, 122, 124, 126, 128, 130, 132) ne requérant pas de commutation entre des fonctions de lecture et d'écriture sur une ligne particulière. Etant donné que les voies sont consacrées soit aux signaux de lecture, soit au signaux d'écriture, les niveaux de tension peuvent être optimisés pour ces fonctions. Les transistors de sélection (230), qui font uniquement partie de la fonction de lecture, peuvent être du type à faible tension parce qu'ils ne doivent pas recevoir les tensions relativement élevées des circuits d'écriture. De même, les tensions d'écriture ne doivent pas être dégradées afin de prendre en charge les transistors du type à faible tension. La taille de l'ensemble de la mémoire (200) reste efficacement petite tandis que son rendement s'améliore. Les cellules mémoire (202) sont regroupées de façon que celles qui sont adjacentes à des groupes sont couplées à une ligne de bits globale commune (RGBLO) qui réduit l'espace requis pour utiliser la réduction de capacité par regroupement dans la sélection de cellules mémoire.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)