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1. (WO2004003750) ERROR DETECTION/CORRECTION CODE WHICH DETECTS COMPONENT FAILURE AND WHICH PROVIDES SINGLE BIT ERROR CORRECTION UPON SUCH DETECTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/003750    International Application No.:    PCT/US2003/013751
Publication Date: 08.01.2004 International Filing Date: 01.05.2003
IPC:
G11C 29/42 (2006.01)
Applicants: SUN MICROSYSTEMS, INC. [US/US]; 4150 Network Circle, Santa Clara, CA 95054 (US)
Inventors: CYPHER, Robert, E.; (US)
Agent: KIVLIN, B., Noel; Meyertons, Hood, Kivlin, Kowert & Goetzel, P.C., P.O. Box 398, Austin, TX 78767-0398 (US)
Priority Data:
10/185,265 28.06.2002 US
Title (EN) ERROR DETECTION/CORRECTION CODE WHICH DETECTS COMPONENT FAILURE AND WHICH PROVIDES SINGLE BIT ERROR CORRECTION UPON SUCH DETECTION
(FR) CODE DE DETECTION/CORRECTION D'ERREURS PERMETTANT DE DETECTER ET DE CORRIGER UNE PANNE DE COMPOSANT, ET DE FOURNIR UNE CORRECTION D'ERREUR DE BITS UNIQUE, SUITE A UNE PANNE DE COMPOSANT
Abstract: front page image
(EN)A memory controller comprises a check bit encoder circuit and a check/correct circuit. The check bit encoder circuit is coupled to receive a data block to be written to a memory comprising a plurality of memory devices, and is configured to encode the data block with a plurality of check bits to generate an encoded data block. The plurality of check bits are defined to provide at least: (i) detection and correction of a failure of one of the plurality of memory devices; and (ii) detection and correction of a single bit error in the encoded data block following detection of the failure of one of the plurality of memory devices. The check/correct circuit is coupled to receive the encoded data block from the memory and is configured to decode the encoded data block and perform at least the detection of (i) and (ii) on the encoded data block.
(FR)L'invention concerne un dispositif de commande de mémoire comprenant un circuit codeur de bits de contrôle et un circuit de contrôle/correct. Le circuit codeur de bits de contrôle est relié pour recevoir un bloc de données à écrire dans une mémoire comprenant une pluralité de dispositifs de mémoire. Ce circuit est configuré pour coder les blocs de données avec une pluralité de bits de contrôle pour générer un bloc de données codées. La pluralité de bits de contrôle est définie pour fournir au moins: (i) une détection et une correction d'une panne d'un dispositif de mémoire; et (ii) une détection et une correction d'une erreur de bits unique dans le bloc de données codées, suite à la détection de la panne d'un dispositif de mémoire. Le circuit de contrôle/correct est relié pour recevoir le bloc de données codées, à partir de la mémoire, et configuré pour décoder le bloc de données codées, et pour effectuer au moins la détection de (i) et de (ii) dans le bloc de données codées.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)