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1. (WO2004003582) METHODS FOR DELAY-FAULT TESTING IN FIELD-PROGRAMMABLE GATE ARRAYS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2004/003582    International Application No.:    PCT/US2003/020705
Publication Date: 08.01.2004 International Filing Date: 01.07.2003
Chapter 2 Demand Filed:    08.01.2004    
IPC:
G01R 31/28 (2006.01), G01R 31/30 (2006.01), G01R 31/3185 (2006.01)
Applicants: UNIVERSITY OF NORTH CAROLINA AT CHARLOTTE [US/US]; 9201 University City Boulevard, Charlotte, NC 28223-0001 (US) (For All Designated States Except US).
AGERE SYSTEMS INC. [US/US]; 1110 American Parkway NE, Allentown, PA 18109 (US) (For All Designated States Except US).
STROUD, Charles, Eugene [US/US]; (US) (For US Only).
ABRAMOVICI, Miron [US/US]; (US) (For US Only)
Inventors: STROUD, Charles, Eugene; (US).
ABRAMOVICI, Miron; (US)
Agent: ALEMANNI, John, C.; Kilpatrick Stockton LLP, 1001 West Fourth Street, Winston-Salem, NC 27101 (US)
Priority Data:
60/392,543 01.07.2002 US
Title (EN) METHODS FOR DELAY-FAULT TESTING IN FIELD-PROGRAMMABLE GATE ARRAYS
(FR) PROCEDE POUR TEST DE DEFAUT DE RETARD DANS DES MATRICES PREDIFFUSEES PROGRAMMABLES
Abstract: front page image
(EN)Systems and methods for delay-fault testing field programmable gate arrays (FPGA's), applicable both for off-line manufacturing and system-level testing, as well as for on-line testing within the framework of the roving self-test area (STARs) approach are described. In one method according to the present invention, two or more paths under test receive a test pattern approximately simultaneously. The two paths are substantially identical and thus should propagate the signal in approximately the same amount of time. An output response analyzer receives the signal from each of the paths and determines the interval between them. The output response analyzer next determines whether a delay fault has occurred based at least in part on the interval. In one embodiment, the output response analyzer comprises an oscillator and a counter. The oscillator generates an oscillating signal during the interval between the test signal propagates through the first path under test and when the test signal propagates through the last path under test.
(FR)L'invention concerne des systèmes et des procédés destinés à des matrices prédiffusées programmables (FPGA) de test de défaut de retard, pouvant être appliqués à un test de niveau de système et à la production en différé, ainsi qu'à un test en ligne dans le cadre de l'approche «roving STAR» (zone d'autotest). Dans un procédé de l'invention, au moins deux chemins soumis à un test reçoivent une séquence de test presque simultanément. Ces deux chemins sont sensiblement identiques et doivent ainsi propager un signal en un temps presque identique. Un analyseur de réponse de sortie reçoit le signal en provenance de chacun des chemins et détermine l'intervalle entre ces derniers. Ledit analyseur de réponse de sortie détermine ensuite si un défaut de retard s'est produit en fonction au moins en partie de l'intervalle. Dans un mode de réalisation, ledit analyseur de réponse de sortie comprend un oscillateur et un compteur. L'oscillateur produit un signal d'oscillation pendant l'intervalle entre le moment où le signal de test se propage dans le premier chemin soumis à un test et le moment où le signal de test se propage dans le dernier chemin soumis à un test.
Designated States: JP, KR, US.
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR).
Publication Language: English (EN)
Filing Language: English (EN)