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1. (WO2003079437) SEMICONDUCTOR DEVICE HAVING A BOND PAD AND METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/079437    International Application No.:    PCT/US2003/007782
Publication Date: 25.09.2003 International Filing Date: 12.03.2003
Chapter 2 Demand Filed:    19.09.2003    
IPC:
H01L 23/485 (2006.01), H01L 23/58 (2006.01)
Applicants: FREESCALE SEMICONDUCTOR, INC. [US/US]; 6501 William Cannon Drive West, Austin, TX 78735 (US)
Inventors: YONG, Lois, E.; (US).
HARPER, Peter, R.; (US).
TRAN, Tu Anh,; (US).
METZ, Jeffrey, W.; (US).
LEAL, George, R.; (US).
DINH, Dieu, Van; (US)
Agent: KING, Robert, L.; Freescale Semiconductor, Inc., 7700 West Parmer Lane, MD: TX32/PL02, Austin, TX 78729-8084 (US)
Priority Data:
10/097,036 13.03.2002 US
Title (EN) SEMICONDUCTOR DEVICE HAVING A BOND PAD AND METHOD THEREFOR
(FR) DISPOSITIF A SEMI-CONDUCTEURS A PLOTS DE CONNEXION ET PROCEDE A CET EFFET
Abstract: front page image
(EN)A bond pad (10) has a probe region (14) and a wire bond region (12) that are substantially non-overlapping. In one embodiment, the bond pad (10) is connected to a final metal layer pad (16) and extends over an interconnect region (24). The bond pad (10) is formed from aluminum and the final metal layer pad (16) is formed from copper. Separating the probe region (14) from the wire bond region (12) prevents the final metal layer pad (16) from being damaged by probe testing, allowing for more reliable wire bonds. In another embodiment, the probe region (14) extends over a passivation layer (18). In an application requiring very fine pitch between bond pads, the probe regions (14) and wire bond regions (12) of a plurality of bond pads formed in a line may be staggered to increase the distance between the probe regions (14). In addition, forming the bond pads (10) over the interconnect region (24) reduces the size of the integrated circuit.
(FR)Un plot de connexion (10) comporte une zone de sondes (14) et une région de connexion de fils (12) sensiblement en situation de non-chevauchement. Selon un mode de réalisation, le plot de connexion (10), qui est connecté à un plot final à couches de métal (16), passe au-dessus d'une zone d'interconnexion (24). Le plot de connexion (10) est fait en aluminium, le plot final à couches de métal (16) étant fait de cuivre. En séparation la zone de sondes (14) de la région de connexion de fils (12), on évite d'endommager le plot final à couches de métal (16) par la manipulation des sondes, ce qui permet d'avoir des connexions de fils plus fiables. Selon un autre mode de réalisation, la zone de sondes (14) passe au-dessus d'une couche de passivation (18). Dans une application nécessitant un pas extrêmement fin entre plots de connexion, les zones de sondes (14) et les régions de connexion de fils (12) d'une pluralité de plots de connexion réalisés en ligne peuvent être décalées pour augmenter la distance entre les zones de sonde (14). En outre, en formant les plots de connexion (10) au-dessus de la zone d'interconnexion (24) on réduit les dimensions du circuit intégré.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NI, NO, NZ, OM, PH, PL, PT, RO, RU, SC, SD, SE, SG, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, RO, SE, SI, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)