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1. (WO2003075355) SELF-ALIGNING METHOD FOR PRODUCING A DOUBLE-GATE MOSFET
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/075355    International Application No.:    PCT/DE2003/000499
Publication Date: 12.09.2003 International Filing Date: 25.02.2003
Chapter 2 Demand Filed:    07.10.2003    
IPC:
H01L 21/336 (2006.01), H01L 29/786 (2006.01)
Applicants: FORSCHUNGSZENTRUM JÜLICH GMBH [DE/DE]; Wilhelm-Johnen-Strasse, 52425 Jülich (DE) (For All Designated States Except US).
ZHAO, Qing-Tai [CN/DE]; (DE) (For US Only).
MANTL, Siegfried [AT/DE]; (DE) (For US Only)
Inventors: ZHAO, Qing-Tai; (DE).
MANTL, Siegfried; (DE)
Common
Representative:
FORSCHUNGSZENTRUM JÜLICH GMBH; Fachbereich Patente, 52425 Jülich (DE)
Priority Data:
102 08 881.0 01.03.2002 DE
Title (DE) SELBSTJUSTIERENDES VERFAHREN ZUR HERSTELLUNG EINES DOPPEL-GATE MOSFET
(EN) SELF-ALIGNING METHOD FOR PRODUCING A DOUBLE-GATE MOSFET
(FR) PROCEDE A ALIGNEMENT AUTOMATIQUE DESTINE A LA FABRICATION D'UN TRANSISTOR MOSFET A DOUBLE GRILLE
Abstract: front page image
(DE)Die Erfindung beschreibt ein selbstjustierendes Verfahren zur Herstellung eines Doppel-Gate-Transistors. Die Bauelementbereiche (3B: Source/Drain, 3C: Kanal) werden im ersten Schritt durch selektives, laterales Unterätzen einer zuerst gebildeten Isolatorschicht und einer vergrabenen selektiv ätzbaren Schicht in einer Schichtstruktur hergestellt. Die beiden selektiv ätzbaren Schichten werden dann von der Seite so zurückgeätzt, daß Tunnel (T1, T2) auf und unter dem Kanal (3C) entstehen. Diese werden nach der Bildung der Gatedielektrika (7) auf der Halbleiterschicht mit einem elektrisch leitenden Gatematerial aufgefüllt. Das obere und das untere Gate (8) sind dadurch sowohl zueinander als auch zu den Source- und Drain-Bereichen (3B) perfekt justiert.
(EN)The invention relates to a self-aligning method for producing a double-gate transistor. In a first step, component regions (3B: source/drain, 3C: channel) are produced by effecting a selective lateral underetching of a firstly formed insulator layer and of a buried selectively etchable layer in a layer structure. Both selectively etchable layers are then etched back from the side whereby resulting in the formation of tunnels (T1, T2) above and below the channel (3C). After forming the gate dielectrics (7) on the semiconductor layer, these tunnels are filled with an electrically conductive gate material. As a result, the upper and lower gates (8) are perfectly aligned both with regard to one another as well as to the source and drain regions (3B).
(FR)L'invention concerne un procédé à alignement automatique destiné à la fabrication d'un transistor MOSFET à double grille. Les zones de composants (3B : source/drain, 3C : canal) sont fabriquées sous forme de structure de couches, par gravure sous-jacente latérale sélective d'une couche d'isolateur formée au préalable, et d'une couche enfouie pouvant être gravée sélectivement. Les deux couches pouvant être gravées sélectivement sont ensuite gravées en retrait par le côté de manière à créer des tunnels (T1, T2) sur le canal (3C) et en dessous de celui-ci. Ces tunnels sont ensuite remplis d'un matériau de grille électroconducteur après formation des diélectriques de grille (7) sur la couche de semi-conducteurs. Ainsi, la grille supérieure et la grille inférieure (8) sont alignées parfaitement l'une par rapport à l'autre, ainsi que par rapport aux zones source et drain (3B).
Designated States: CN, JP, KR, US.
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HU, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR).
Publication Language: German (DE)
Filing Language: German (DE)