WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2003073617) AMPLITUDE CONVERTING CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/073617    International Application No.:    PCT/JP2002/001760
Publication Date: 04.09.2003 International Filing Date: 26.02.2002
IPC:
H03K 3/356 (2006.01), H03K 17/06 (2006.01)
Applicants: MITSUBISHI DENKI KABUSHIKI KAISHA [JP/JP]; 2-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 100-8310 (JP) (For All Designated States Except US).
TOBITA, Youichi [JP/JP]; (JP) (For US Only)
Inventors: TOBITA, Youichi; (JP)
Agent: FUKAMI, Hisao; Mitsui Sumitomo Bank Minamimorimachi Bldg., 1-29, Minamimorimachi 2-chome, Kita-ku, Osaka-shi, Osaka 530-0054 (JP)
Priority Data:
Title (EN) AMPLITUDE CONVERTING CIRCUIT
(FR) CIRCUIT DE CONVERSION D'AMPLITUDE
Abstract: front page image
(EN)A level shifter (3) comprises first and second P−type TFTs (5, 6) and first and second N−type TFTs (7, 8) for latching the levels of first and second output nodes (N5, N6), third and fourth N−type TFTs (9, 10) for setting the levels of the first and second output nodes (N5, N6), and first and second resistance elements (11, 12) and first and second capacitors (13, 14) for applying a voltage (about 6 V) higher than the amplitude voltage (3V) of an input signal (VI) between the third and fourth N−type TFTs (9, 10) in response to the fall and rise of the input signal (VI).
(FR)L'invention concerne un dispositif (3) de décalage de niveau comprenant un premier et un second TFT (5, 6) de type P et un premier et un second TFT (7, 8) de type N servant à verrouiller les niveaux d'un premier et d'un second noeud (N5, N6) de sortie, un troisième et un quatrième TFT (9, 10) de type N servant à établir les niveaux du premier et du second noeud (N5, N6) de sortie, et un premier et un second élément (11, 12) de résistance et un premier et un second condensateur (13, 14) servant à appliquer une tension (environ 6 V) supérieure à la tension d'amplitude (3V) d'un signal (VI) d'entrée entre le troisième et le quatrième TFT (9, 10) de type N en réponse à la diminution et à l'augmentation du signal (VI) d'entrée.
Designated States: CN, JP, KR, US.
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)