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1. (WO2003063250) PROGRAMMABLE MEMORY ADDRESS AND DECODE CIRCUITS WITH ULTRA THIN VERTICAL BODY TRANSISTORS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/063250    International Application No.:    PCT/US2002/003244
Publication Date: 31.07.2003 International Filing Date: 06.02.2002
Chapter 2 Demand Filed:    05.09.2002    
IPC:
H01L 21/336 (2006.01), H01L 21/8247 (2006.01), H01L 27/10 (2006.01), H01L 27/108 (2006.01), H01L 27/115 (2006.01), H01L 29/04 (2006.01), H01L 29/786 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01), H01L 31/0328 (2006.01), H01L 31/036 (2006.01)
Applicants: MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way, Boise, ID 83716-9632 (US)
Inventors: FORBES, Leonard; (US)
Agent: VIKSNINS, Ann, S.; Schwegman, Lundberg, Woessner & Kluth, P.O. Box 2938, Minneapolis, MN 55402 (US)
Priority Data:
09/780,126 09.02.2001 US
Title (EN) PROGRAMMABLE MEMORY ADDRESS AND DECODE CIRCUITS WITH ULTRA THIN VERTICAL BODY TRANSISTORS
(FR) CIRCUITS PROGRAMMABLES D'ADRESSES MEMOIRE ET DE DECODAGE AVEC TRANSISTORS A CORPS VERTICAL ULTRA-MINCE
Abstract: front page image
(EN)Structures and method for programmable memory address and decode circuits with ultra thin vertical body transistor are provided. The memory address and decode circuits (200) includes a number of address lines and a number of output lines such that the address lines and the output lines form an array. A number of vertical pillars extend outwardly from a semiconductor substrate at intersections of output lines and address lines. Each pillar (201) includes a single crystalline first contact layer (204) and second contact layer (206) separated by an oxide (208). A number of single crystalline ultra thin vertical floating gate transistors that are selectively disposed adjacent the number of vertical pillars. Each single crystalline vertical floating gate transistor includes an ultra thin single crystalline vertical first source/drain region (214) coupled to the first contact layer, an ultra thin single crystalline vertical second source/drain region (216) coupled to the second contact layer, and an ultra thin single crystalline vertical body region (212) which opposes the oxide layer and couples the first and the second source/drain regions.
(FR)Cette invention concerne des circuits programmables d'adresses mémoire et de décodage avec transistors à corps vertical ultra-mince. Les circuits d'adresses mémoire et de décodage (200) comprennent un certain nombre de lignes d'adresses et un certain nombre de ligne de sortie qui, conjointement, forment une matrice. Un certain nombre de piliers verticaux dépassent du substrat semi-conducteur vers l'extérieur aux points d'intersection des lignes de sorties et des lignes d'adresses. Chaque pilier (201) comprend une première couche de contact monocristalline (204) et une seconde couche de contact (206) séparées par un oxyde (208). Un certain nombre de transistors monocristallins verticaux ultra-minces à porte flottante sont disposés sélectivement contre les piliers verticaux. Chacun desdits transistors comprend une première région monocristalline verticale ultra-mince de source/drain (214) couplée à la première couche de contact, une seconde région monocristalline verticale ultra-mince de source/drain (216) couplée à la seconde couche de contact, et une région monocristalline à corps vertical ultra-mince (212) qui est opposée à la couche d'oxyde et qui relie les première et seconde région de source/drain.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)