WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2003058821) ANALOG−DIGITAL CONVERSION APPARATUS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/058821    International Application No.:    PCT/JP2002/013481
Publication Date: 17.07.2003 International Filing Date: 25.12.2002
Chapter 2 Demand Filed:    28.07.2003    
IPC:
H03M 1/14 (2006.01), H03M 1/56 (2006.01)
Applicants: NEURO SOLUTION CORP. [JP/JP]; 4-7, Nakamachi 5-chome, Setagaya-ku, Tokyo 15-0091 (JP) (For All Designated States Except US).
KOYANAGI, Yukio [JP/JP]; (JP) (For US Only)
Inventors: KOYANAGI, Yukio; (JP)
Agent: TACHIBANA, Kazuyuki; 87-64, Oaza-Shimoshingashi, Kawagoe-shi, Saitama 350-1136 (JP)
Priority Data:
2001-400672 28.12.2001 JP
Title (EN) ANALOG−DIGITAL CONVERSION APPARATUS
(FR) APPAREIL DE CONVERSION ANALOGIQUE-NUMERIQUE
Abstract: front page image
(EN)A plurality of stages of 4−bit conversion processors (1−1 to 1−4) are connected. In each conversion processor (1−1 to 1−4), the number of clocks is counted according to the analog input voltage to obtain a 4−bit digital signal and a surplus voltage proportional to length of incomplete clock not counted in the preceding stage of the conversion processor, which is transmitted to the subsequent stage of conversion processor. The 4−bit digital signal obtained by each conversion processor (1−1 to 1−4) is output as a 16−bit digital signal via shift registers (3−1 to 3−4). In each conversion processor (1−1 to 1−4), 4−bit resolution is sufficient and there is no need of increasing the clock frequency of counters (2−1 to 2−4). Thus, it is possible to obtain a high resolution while improving the A/D conversion accuracy.
(FR)L'invention concerne une pluralité d'étapes de processeurs de conversion à 4 bits (1-1 à 1-4) qui sont connectés. Dans chaque processeur de conversion (1-1 à 1-4), le nombre d'horloges est compté en fonction de la tension d'entrée analogique afin d'obtenir un signal numérique de 4 bits et une tension supplémentaire proportionnelle à la longueur de l'horloge incomplète qui n'a pas été comptée au cours de l'étape précédente du processeur de conversion, qui est transmise vers l'étape suivante du processeur de conversion. Ce signal numérique de 4 bits obtenu par chaque processeur de conversion (1-1 à 1-4) est sorti en tant que signal numérique de 16 bits au moyen de registres à décalage (3-1 à 3-4). Dans chaque processeur de conversion (1-1 à 1-4), une résolution de 4 bits suffit et il n'est pas nécessaire d'augmenter la fréquence d'horloge des compteurs (2-1 à 2-4). Par conséquent, il est possible d'obtenir une résolution élevée tout en améliorant la précision de la conversion A/N.
Designated States: CN, KR, US.
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SI, SK, TR).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)