(EN) A thin film transistor array panel includes an insulating substrate, a gate wire formed on the insulating substrate. A gate insulating layer covers the gate wire. A semiconductor pattern is formed on the gate insulating layer. A data wire having source electrodes, drain electrodes and data lines is formed on the gate insulating layer and the semiconductor pattern. A protective layer is formed on the data wire. Pixel electrodes connected to the drain electrode via contact holes are formed on the protective layer. The gate wire and the data wire include triple layers of an adhesion layer, a Ag containing layer and a protection layer. The adhesion layer includes one of Cr, Cr alloy, Ti, Ti alloy, Mo, Mo alloy, Ta, Ta alloy, the Ag containing layer includes Ag or Ag alloy, and the protection layer includes one of IZO, Mo, Mo alloy, Cr and Cr alloy.
(FR) L'invention concerne un panneau de réseau de transistor à couche mince comprenant un substrat isolant, un fil de grille placé sur le substrat isolant. Une couche isolante de grille recouvre le fil de grille. Un motif semi-conducteur est formé sur la couche isolante de grille. Un fil de données doté d'électrodes de source, d'électrodes de drain et de lignes de données est placé sur la couche isolante de grille et sur le motif semi-conducteur. Une couche protectrice est formée sur le fil de données. Des électrodes de pixel reliées à l'électrode de drain par des trous de contact sont formées sur la couche protectrice. Le fil de grille et le fil de données comprennent trois couches d'une couche adhésive, une couche contenant Ag et une couche protectrice. La couche adhésive contient Cr, un alliage Cr, Ti, un alliage Ti, Mo, un alliage Mo, Ta et un alliage Ta, la couche contenant Ag comprend Ag ou un alliage Ag, et la couche protectrice comporte un IZO, Mo, un alliage Mo, Cr et un alliage Cr.