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1. (WO2003054956) CHIP AND WAFER INTEGRATION PROCESS USING VERTICAL CONNECTIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2003/054956    International Application No.:    PCT/US2002/038355
Publication Date: 03.07.2003 International Filing Date: 26.11.2002
Chapter 2 Demand Filed:    16.07.2003    
IPC:
H01L 21/768 (2006.01), H01L 23/48 (2006.01), H01L 23/485 (2006.01), H01L 23/525 (2006.01), H01L 25/065 (2006.01)
Applicants: INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, NJ 10504 (US)
Inventors: POGGE, Bernhard, H.; (US).
YU, Roy; (US).
PRASAD, Chandrika; (US).
NARAYAN, Chandrasekhar; (US)
Agent: ANDERSON, Jay, H.; International Business Machines Corporation, Dept. 18G / Bldg. 300-482, 2070 Route 52, Hopewell Junction, NY 12533 (US)
Priority Data:
10/026,103 19.12.2001 US
Title (EN) CHIP AND WAFER INTEGRATION PROCESS USING VERTICAL CONNECTIONS
(FR) PROCEDE D'INTEGRATION DE PUCE ET DE PLAQUETTE AU MOYEN DE CONNEXIONS VERTICALES
Abstract: front page image
(EN)A process is described for semiconductor device integration at chip level or wafer level, in which vertical connections are formed through a substrate (1). A metallized feature (2) is formed in the top surface of a substrate, and a handling plate (35) is attached to the substrate. The substrate is then thinned at the bottom surface thereof to expose the bottom of the feature, to form a conducting through-via (20). The substrate may comprise a chip (44) having a device (30), e.g. a PE chip. The plate may be a wafer (65) attached to the substrate using a vertical stud/via interconnection. The substrate and plate may each have devices (30,60) fabricated therein, so that the process provides vertical wafer-level integration of the devices.
(FR)L'invention concerne un procédé destiné à intégrer un dispositif à semiconducteur au niveau d'une puce ou d'une plaquette, dans lequel des connexions verticales sont ménagées à travers un substrat (1). Une caractéristique métallisée (2) est formée dans la surface supérieure d'un substrat, et une plaque de manutention (35) fixée au substrat. Le substrat est ensuite aminci au niveau de sa surface inférieure en vue d'exposer le fond de la caractéristique, pour former un trou traversant conducteur (20). Le substrat peut comprendre une puce (44) possédant un dispositif (30), par exemple, une mémoire DRAM, fabriquée à l'intérieur de celui-ci. C'est pourquoi le procédé de l'invention permet l'intégration verticale d'une seconde puce (54), par exemple une puce de moteur de processeur. La plaque peut consister en une plaquette (65) fixée au substrat au moyen d'une tige verticale/interconnexion traversante. Le substrat et la plaque peuvent chacun comporter des dispositifs (30, 60) fabriqués en eux, de manière que le procédé permette une intégration des dispositifs au niveau de la plaquette verticale.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW.
African Regional Intellectual Property Organization (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)