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1. (WO2003007303) MEMORY DEVICE HAVING DIFFERENT BURST ORDER ADDRESSING FOR READ AND WRITE OPERATIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2003/007303 International Application No.: PCT/US2002/022458
Publication Date: 23.01.2003 International Filing Date: 10.07.2002
Chapter 2 Demand Filed: 13.12.2002
IPC:
G11C 7/10 (2006.01)
Applicants: MICRON TECHNOLOGY, INC.[US/US]; 8000 South Federal Way Boise, ID 83707-0006, US
Inventors: JANZEN, Jeffery, W.; US
Agent: PENCOSKE, Edward, L.; Thorp Reed & Armstrong LLP One Oxford Centre, 14th Floor 301 Grant Street Pittsburgh, PA 1519-1425, US
Priority Data:
09/905,00413.07.2001US
Title (EN) MEMORY DEVICE HAVING DIFFERENT BURST ORDER ADDRESSING FOR READ AND WRITE OPERATIONS
(FR) DISPOSITIF DE MEMOIRE PRESENTANT UN ADRESSAGE AVEC UN ORDRE DE RAFALE DIFFERENT POUR DES OPERATIONS DE LECTURE ET D'ECRITURE
Abstract: front page image
(EN) An addressing scheme and associated hardware allows for two different types of access, one for reading and one for writing, to take place. A memory device constructed according to the invention comprises a plurality of arrays of memory cells. Peripheral devices are provided for reading information out of and for writing information into the plurality of memory cells. The peripheral devices include a reorder circuit responsive to certain address bits for ordering bits received from the plurality of arrays and an address sequencer for routing certain of the address bits to the reorder circuit during a read operation. The method of the present invention comprises reordering a block of n-bit words output from a memory array according to information in certain address bits before outputting at least one n-bit word from a memory device.
(FR) L'invention concerne un système d'adressage associé à un équipement matériel permettant d'avoir deux types différents d'accès, un accès en lecture et un autre en écriture. Un dispositif de mémoire conçu conformément à l'invention comprend une pluralité de matrices de cellules de mémoire. Des dispositifs périphériques permettent de lire des informations depuis la pluralité de cellules de mémoire et d'écrire des informations à l'intérieur de celle-ci. Lesdits dispositifs périphériques comprennent un circuit de ré-ordonnancement réagissant à certains bits d'adresse pour ordonner les bits reçus de la pluralité de matrices et un séquenceur d'adresse pour acheminer certains des bits d'adresse dans le circuit de ré-ordonnancement pendant une opération de lecture. Le procédé décrit dans l'invention consiste à ré-ordonner un bloc de mots de n bits sortis d'une matrice de mémoire d'après des informations contenus dans certains bits d'adresse avant de sortir au moins un mot de n bits d'un dispositif de mémoire.
Designated States: AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, CA, CH, CN, CO, CR, CU, CZ, DE, DK, DM, DZ, EC, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, OM, PH, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (GH, GM, KE, LS, MW, MZ, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE, SK, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)