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1. (WO2003005433) INTEGRATED CIRCUIT DEVICE INCLUDING A LAYERED SUPERLATTICE MATERIAL WITH AN INTERFACE BUFFER LAYER
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2003/005433 International Application No.: PCT/JP2002/006705
Publication Date: 16.01.2003 International Filing Date: 02.07.2002
IPC:
H01L 21/02 (2006.01) ,H01L 21/316 (2006.01)
Applicants: MATSUSHITA ELECTRIC INDUSTRIAL CO., LTD.[JP/JP]; 1006, Oaza Kadoma Kadoma-shi, Osaka 571-8501, JP
Inventors: UCHIYAMA, Kiyoshi; US
Agent: YAMAMOTO, Shusaku ; Fifteenth Floor, Crystal Tower, 2-27, Shiromi 1-chome, Chuo-ku Osaka-shi, Osaka 540-6015, JP
Priority Data:
09/898,92703.07.2001US
Title (EN) INTEGRATED CIRCUIT DEVICE INCLUDING A LAYERED SUPERLATTICE MATERIAL WITH AN INTERFACE BUFFER LAYER
(FR) DISPOSITIF A CIRCUIT INTEGRE COMPRENANT UN MATERIAU A SUPER-RESEAU EN COUCHES AVEC UNE COUCHE TAMPON D'INTERFACE
Abstract: front page image
(EN) An integrated circuit memory device (100, 200, 300) includes a thin film layered superlattice material layer (115) and an electrode (105 or 145). An interface buffer layer (120 or 205) is formed between said thin film layered superlattice material layer and said electrode. The interface buffer layer is selected from the group consisting of: 1) simple oxides, not including bismuth, of an A-site or a B-site metal; and 2) second layered superlattice materials different from the first layered superlattice material and containing at least one A-site or B-site metal that is the same as an A-site or B-site metal in the first layered superlattice material. The oxide not including bismuth can be a complex oxide including a plurality of metals or a simple oxide including only one metal. Most preferably, the interface buffer layer is selected from the group consisting of strontium tantalate, bismuth tantalate, strontium niobium tantalate, strontium bismuth tantalate niobate, titanium oxide, and tantalum pentoxide, other simple oxides of A-site and B-site metals, and other simple oxides of one or more A-site or B-site metals.
(FR) L'invention concerne une mémoire à circuit intégré (100, 200, 300), qui comprend une couche d'un matériau à super-réseau en couches minces (115) et une électrode (105 ou 145). Une couche tampon d'interface (120 ou 205) est formée entre ladite couche de matériau à super-réseau en couches minces et ladite électrode. La couche tampon d'interface est sélectionnée dans le groupe constitué par: 1) des oxydes simples, autres que le bismuth, d'un métal du site A ou du site B; et 2) un second matériau à super-réseau en couches différent du premier matériau à super-réseau en couches et contenant au moins un métal du site A ou du site B identique à un métal du site A ou du site B présent dans le premier matériau à super-réseau en couches. L'oxyde exempt de bismuth peut être un oxyde complexe comprenant plusieurs métaux ou un oxyde simple comprenant un seul métal. De préférence, la couche tampon d'interface est sélectionné dans le groupe constitué par tantalate de strontium, tantalate de bismuth, tantalate de strontium-niobium, niobiate-tantalate de bismuth-strontium, oxyde de titane, et oxyde de tantale, d'autres oxydes simples de métaux du site A ou du site B, et d'autres oxydes simples de métaux d'un ou de plusieurs métaux du site A ou du site B.
Designated States: CN, JP, KR
European Patent Office (EPO) (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SK)
Publication Language: English (EN)
Filing Language: English (EN)